JPS6369098A - Track holding circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
イ、「発明の目的」
〔産業上の利用分野〕
本発明は、トラック・ボールド回・路の直流オフセット
特性の改善に関するものである。DETAILED DESCRIPTION OF THE INVENTION A. OBJECTS OF THE INVENTION [Field of Industrial Application] The present invention relates to improving the DC offset characteristics of track-and-bold circuits.
（従来の技術）
トラック・ホールド回路（以下、Ｔ−Ｈ回路と記す）は
導入したアナログ信号ｖＬを制御信号にしたがって通過
させたり、ボールドしたりする機能を有する回路であり
、例えば、ＡＤ変換回路の入力段等に用いられる。(Prior Art) A track-and-hold circuit (hereinafter referred to as a T-H circuit) is a circuit that has a function of passing an introduced analog signal vL according to a control signal or making it bold.For example, an AD conversion circuit Used for input stages, etc.
第４図に従来のトラック・ホールド回路を示す。FIG. 4 shows a conventional track and hold circuit.
同図において、Ｒ＋ 、Ｒ２は抵抗、Ｕは増幅器、Ｃｈ
はホールド用のコンデンサ、８１〜Ｓ４はスイッチであ
る。このスイッチＳ、〜Ｓ４はトラックモード／ホール
ドモード切換制御信号Ｍ（本川ｍ書では、この信号を単
に、制御信号Ｍと記す）によりオン・オフされるが、第
４図ではこの制御信号Ｍの図示を省略しである。ここで
、トラックモードとホールトモード時にＪ３けるスイッ
チ８１〜Ｓ４の動作は次の通りである。In the same figure, R+ and R2 are resistors, U is an amplifier, and Ch
is a hold capacitor, and 81 to S4 are switches. These switches S, ~S4 are turned on and off by a track mode/hold mode switching control signal M (in the Honkawa M book, this signal is simply referred to as control signal M), but in Fig. 4, this control signal M illustration is omitted. Here, the operations of the switches 81 to S4 in J3 during the track mode and the halt mode are as follows.
トラック時：
８１．８３はオフ、 ８２．８４はオンホールド時：
Ｓ＋ 、３３はオン、 ８２ 、Ｓａはオ゛フ増幅器Ｕ
はホールド特性を良くするため、一般にＦ Ｅ Ｔ （
ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ ）
入力型のローバイアス演算増幅器を使用する。このよう
な第３図の回路では、トラック時は、ゲインＲ２／Ｒ１
の増幅回路を形成し、その回路の出力端にコンデンサＣ
ｈが接続された構成となる。従って、コンデン■すＣｈ
の電圧は、アナログ信号Ｖｔの変化に追従した電圧とな
る。When tracking: 81.83 is off, 82.84 is on hold: S+, 33 is on, 82, Sa is off amplifier U
In general, F E T (
field effect transistor)
Uses an input type low bias operational amplifier. In the circuit shown in FIG. 3, during tracking, the gain R2/R1
An amplifier circuit is formed, and a capacitor C is connected to the output terminal of the circuit.
h is connected. Therefore, condensate Ch
The voltage follows the change in the analog signal Vt.
一方、ホールド時は、増幅３ＦＪ（Ｊの入出力端子間に
コンデンサＣｈが接続された構成となり、増幅器Ｕは、
このコンデンサＣｈの電圧をホールド出力する。On the other hand, during hold, the configuration is such that a capacitor Ch is connected between the input and output terminals of the amplifier 3FJ (J), and the amplifier U is
The voltage of this capacitor Ch is held and output.
（発明が解決しようとする問題点）
しかし、第４図のようなＴ−８回路はオフセット特性が
良くない。ホールド時のオフセットは、３・■。５（Ｖ
Ｏ３は増幅器Ｕのオフセット電圧）になる。その理由は
、トラック時に２倍、即ち、ホールド時には、ｖｏ、が
そのまま１倍で加わるので合計３倍となるからである。(Problems to be Solved by the Invention) However, the T-8 circuit as shown in FIG. 4 has poor offset characteristics. The offset when holding is 3・■. 5 (V
O3 is the offset voltage of amplifier U). The reason for this is that when tracking, vo is added twice, and when holding, vo is added at one time, resulting in a total of three times.
従って、高精度を得るためには、例えば増幅器Ｕとして
、オフセットＶ。５を小さくするため複合アンプにしな
ければならないが、これは複雑であり、応答性、雑音等
の面でも好ましくない。Therefore, in order to obtain high accuracy, for example as an amplifier U, an offset V must be used. 5, a composite amplifier must be used, but this is complicated and undesirable in terms of response, noise, etc.
本発明の目的は、簡単な構成で、以上に説明したような
オフセットの問題を解決した高精度のＴ・８回路を提供
することである。An object of the present invention is to provide a highly accurate T-8 circuit which has a simple configuration and solves the offset problem as described above.
口、「発明の構成」
〔問題点を解決するための手段〕
本発明は、上記問題点を解決するために２つの入力端子
（Δ、Ｂ）を有し、制御信号により入力段の極性をトラ
ック時とホールド時とで反転させることができる差動増
幅器と、この差動増幅器の出力端子と一方の入力端子（
Ｂ）の間に接続される抵抗（Ｒコ）とコンデンサ（Ｃｈ
）からなる直列回路と、
この抵抗（Ｒ３）とコンアン１す（Ｃｈ ）の接続点と
回路アースの間に設けられる抵抗（Ｒ４）と、
トラック時における、差動増幅器の他方の入力端子（Ａ
）と出力端子間に接続される抵抗（Ｒ２）と、この入力
端子（Ａ＞に接続される抵抗（Ｒ８）と、°入力端子（
Ｂ）を回路アースに接続するスイッチ手段〈Ｓａ）と、
ホールド時における、差動増幅器の他方の入力端子（Ａ
＞を回路アースに接続するスイッチ手段（ｓ２）と、
前記トラック時とホールド時の接続を切換える手段と、
を備え、前記４つの抵抗の間に下式の関係を持たせるよ
うにしたものである。``Structure of the Invention'' [Means for Solving the Problems] In order to solve the above problems, the present invention has two input terminals (Δ, B), and the polarity of the input stage is controlled by a control signal. A differential amplifier that can be inverted between track and hold, and an output terminal and one input terminal (
A resistor (R) and a capacitor (Ch) connected between
), a resistor (R4) provided between the connection point of this resistor (R3) and the condenser 1 (Ch), and the circuit ground, and the other input terminal of the differential amplifier (A
) and the output terminal, a resistor (R8) connected to this input terminal (A>), and a resistor (R8) connected between the input terminal (
B) to the circuit ground, and the other input terminal (A) of the differential amplifier during hold.
switch means (s2) for connecting the circuit ground to the circuit ground, and means for switching the connection between the track time and the hold time, and the following relationship is established between the four resistors. .
（実施例〕 以下、図面を用いて本発明の詳細な説明する。(Example〕 Hereinafter, the present invention will be explained in detail using the drawings.
第１図は、本発明に係るＴ・ト１回路の一実施例を示し
た図である。同図において、Ｒ１とＲ２はトラック時の
ゲインを設定するための抵抗、Ｒ３とＲ４はホールド時
のゲインを設定するための抵抗、３１〜Ｓ３は制御信号
Ｍによりオン・オフされるスイッチ、Ｃｈはホールド用
のコンデンサ、１０は制御信＠Ｍにより入力段の極性を
反転できる差動増幅器である。FIG. 1 is a diagram showing an embodiment of the T/T1 circuit according to the present invention. In the figure, R1 and R2 are resistors for setting the gain during tracking, R3 and R4 are resistors for setting the gain during hold, 31 to S3 are switches turned on and off by the control signal M, and Ch 10 is a hold capacitor, and 10 is a differential amplifier whose input stage polarity can be inverted by a control signal @M.
差動増幅器１０は２つの入力端子Ａ、Ｂと出力端子Ｅを
有している。端子△は、スイッチＳ２を介して回路アー
スに接続されるとともに、スイッチＳ１と抵抗Ｒ２を介
して端子Ｆに接続される。更に、端子ＡはスイッチＳ１
と抵抗Ｒ，を介してアナログ入力信号■１が導入される
端子に接続される。−方、端子Ｂは、スイッチＳ３を介
して回路アースに接続されるとともに、コンデンサＣｈ
と抵抗Ｒ３を介して端子Ｆに接続される。またコンデン
サＣｈと抵抗Ｒ３の接続点と回路アース間に抵抗Ｒ４が
設けられている。Differential amplifier 10 has two input terminals A, B and an output terminal E. Terminal Δ is connected to circuit ground via switch S2 and to terminal F via switch S1 and resistor R2. Furthermore, terminal A is connected to switch S1
and a resistor R, and are connected to a terminal into which analog input signal 1 is introduced. - On the other hand, terminal B is connected to circuit ground via switch S3, and capacitor Ch
and is connected to terminal F via resistor R3. Further, a resistor R4 is provided between the connection point between the capacitor Ch and the resistor R3 and the circuit ground.
スイッチ８１〜Ｓ３と差動増幅器１０にはｖ制御信号Ｍ
が加えられており、トラック時と、ホールド時とで切換
の動作を行なわせている。A v control signal M is applied to the switches 81 to S3 and the differential amplifier 10.
is added, and a switching operation is performed between track and hold.
トラック時：
Ｓｌ、 ｓ３がオン、 ｓ２がオフ
ホールド時：
ｓｌ、 ｓ３がオフ、 Ｓ２がオン
制御信号Ｍは、２つのロジック信＠ＭＴとＭ Ｈからな
る信号であり、トラックモードを選択する場合は、信号
Ｍ↑が例えば１ｈｉ、ｌ、１１となり、逆に、ホールド
モードを選択する場合は、信号ＭＨの方が°’ｈｉｇｈ
”となる。During track: SL, s3 are on, s2 is off. During hold: sl, s3 are off, S2 is on. The control signal M is a signal consisting of two logic signals @MT and MH, and when selecting the track mode For example, the signal M↑ becomes 1hi, l, 11, and conversely, when selecting the hold mode, the signal MH becomes °'high.
” becomes.
第２図はυ」御信号Ｍによりその入力段の極性を反転で
きる第１図差動増幅器１０の具体的構成例を示した図で
ある。第２図において、ＡとＢとＦは、差動増幅器１０
の入出力端子であり、ＭＴ、ＭＨはＩＩＩ ｌｌｌ信号
Ｍを構成するロジック信号である。FIG. 2 is a diagram showing a specific example of the configuration of the differential amplifier 10 shown in FIG. In FIG. 2, A, B, and F are differential amplifiers 10
MT and MH are logic signals constituting the IIIllll signal M.
同図において、１はアンプ、２はバイアス電流源、Ｑ、
〜Ｑ４はトランジスタ、ＪｌとＪ２はＦＥＴである。こ
れらは、公知の素子を用いることができる。ＦＥＴ
ＪＩとＪ２とは、新たに差動増幅器を構成し、この２つ
のゲートは、差動増幅器１０の入力端子Ａ、Ｂとなる。In the figure, 1 is an amplifier, 2 is a bias current source, Q,
~Q4 is a transistor, and Jl and J2 are FETs. Known elements can be used for these. FET
JI and J2 newly constitute a differential amplifier, and these two gates become input terminals A and B of the differential amplifier 10.
また、２つのソースはバイアス電流源２に接続される。Further, the two sources are connected to a bias current source 2.
ＪＩ 、Ｊ２のドレインは、トランジスタＱ＋＝０４を
介してアンプ１の反転入力端子と非反転入力端子に接続
される。トランジスタＱ１とＱ２ 、Ｑ３とＱ、は極性
切換用のトランジスタ・スイッチを構成しており、各ベ
ースに加えられたちり御信号Ｍ↑、Ｍｕにより、ＦＥＴ
ＪＩ とＪ２のドレインを７ンブ１に切換えて接続
している。制即信＠ＭＴは、Ｑｌ、Ｑ４のベースに加え
られ、制御信号ＭＨはＱ２、Ｑ３のベースに加えられる
。ＱｌとＱ２のエミッタは、ＪＩのドレインに接続され
ＮＯ３と０４のエミッタは、Ｊ２のドレインに接続され
る。The drains of JI and J2 are connected to the inverting input terminal and non-inverting input terminal of amplifier 1 via transistor Q+=04. Transistors Q1 and Q2, Q3 and Q constitute a transistor switch for polarity switching, and the dust control signals M↑ and Mu applied to each base switch the FET
The drains of JI and J2 are connected by switching to 7-band 1. The control signal @MT is applied to the bases of Ql and Q4, and the control signal MH is applied to the bases of Q2 and Q3. The emitters of Ql and Q2 are connected to the drain of JI, and the emitters of NO3 and 04 are connected to the drain of J2.
また、ＱｌとＱコのコレクタは、アンプ１の非反転入力
端子に接続され、Ｑ２と０４のコレクタは、アンプ１の
反転入力端子に接続される。Further, the collectors of Ql and Qco are connected to the non-inverting input terminal of the amplifier 1, and the collectors of Q2 and 04 are connected to the inverting input terminal of the amplifier 1.
第１図、第２図の動作を説明する。The operations shown in FIGS. 1 and 2 will be explained.
くトラック時〉
トラック時は、スイッチＳ１とＳ３がオンであり、スイ
ッチＳ２がオフである。また、このときは制御信号ＭＴ
が’ｈｉｇｈ”であるから、トランジスタＱ１とＱ４が
オンとなるので、ＦＥＴ ＪＩのドレインは、アンプ
１の非反転入力端子（＋）に、Ｊ２のドレインは反転入
力端子（−）に接続される。During Tracking> During tracking, switches S1 and S3 are on, and switch S2 is off. Also, at this time, the control signal MT
Since is 'high', transistors Q1 and Q4 are turned on, so the drain of FET JI is connected to the non-inverting input terminal (+) of amplifier 1, and the drain of FET J2 is connected to the inverting input terminal (-). .
即ち、差動増幅器１０の入力端子Ａが反転入力端子にな
り、入力端子Ｂが非反転入力端子になる。従って、この
場合の第１図差動珊＃ｉ器１０の出力電圧ＶＯＴは（１
）式で表わされる。That is, the input terminal A of the differential amplifier 10 becomes an inverting input terminal, and the input terminal B becomes a non-inverting input terminal. Therefore, in this case, the output voltage VOT of the differential voltage converter 10 in FIG. 1 is (1
) is expressed by the formula.
■ｏｆ、は差動増幅器１０のオフセット電圧この時、コ
ンデンサＣｈに充電される電位Ｖｈは（２）式で表わさ
れる。(2) of is the offset voltage of the differential amplifier 10. At this time, the potential Vh charged to the capacitor Ch is expressed by equation (2).
くホールド時〉
ホールド時は、スイッチＳ１と５３がオフであり、スイ
ッチｓ２がオンである。また、このときは制御信号Ｍ
Ｈが“旧ｇ ｈ ”であるから、トランジスタＱ２と０
３がオンとなるので、ＦＥＴ Ｊｌのドレインは、ア
ンプ１の反転入力端子（−）に、Ｊ２のドレインは非反
転入力端子（＋）に接続される。During hold> During hold, switches S1 and 53 are off, and switch s2 is on. Also, at this time, the control signal M
Since H is “old g h ”, transistors Q2 and 0
3 is turned on, the drain of FET Jl is connected to the inverting input terminal (-) of amplifier 1, and the drain of FET J2 is connected to the non-inverting input terminal (+).
即ち、差動増幅器１０の入力端子Ｂが反転入力端子にな
り、入力端子Ａが非反転入力端子に・層る。この時、オ
フセット電圧Ｖ。ｆ５が変化しないとすれば出力Ｖｏ
Ｈは（３）式で表わされる。That is, the input terminal B of the differential amplifier 10 becomes an inverting input terminal, and the input terminal A becomes a non-inverting input terminal. At this time, the offset voltage V. If f5 does not change, the output Vo
H is expressed by equation (3).
−ヘー・Ｖｏ ＋＋ −Ｖｈ −ｖｏ。-He Vo ++ -Vh -vo.
尺３十Ｒ４
従って、
ＶＯＨ−””’・（Ｖ ｈ −ＶＯ５１） （
３）（２）、（＋）式より、
・・・（４）
Ｖｏ Ｈ＝ −’・ｖｔ
ｇ＋
となり、オフセットの項をＯにすることができる。Shak30R4 Therefore, VOH-""'・(V h -VO51) (
3) From equations (2) and (+), ... (4) Vo H= -'·vt g+, and the offset term can be set to O.
なお、本発明は第１図に示したスイッチ（ｓ１〜ｓ３）
の数に限定するわけではない。第３図はスイッチの数を
増加した例を示したものである。この第３図の構成によ
れば、ホールド時に入力信号が出力に漏れる度合、即ち
、フィードスルー等の特性が向上する。これは、Ｒ＋
、Ｒ２の中点をスイッチでアースしているのでＲ２を通
過する漏れが少なくなるからである。なお、第３図では
１−ラック時にスイッチｓｌ、 ｓ３． ｓ６がオンと
なり、ホールド時にはスイッチ、ｓ２． ｓ４． ｓ５
がオンとなる。その他の構成は、第１図と同様であるた
め、その動作説明は省略する。Note that the present invention applies to the switches (s1 to s3) shown in FIG.
It is not limited to the number of FIG. 3 shows an example in which the number of switches is increased. According to the configuration shown in FIG. 3, the degree to which an input signal leaks to the output during hold, that is, characteristics such as feed-through are improved. This is R+
, R2 is grounded by a switch, which reduces leakage through R2. In addition, in FIG. 3, switches sl, s3. s6 is turned on, and during hold, the switch s2. s4. s5
turns on. The rest of the configuration is the same as that in FIG. 1, so a description of its operation will be omitted.
また、差動増幅器１０の極性切換は、第２図に示すよう
にアンプ１の前段で行なっているが、後段で行なっても
よい。つまり、増幅器１０の構成は、入力段の極性を制
御信号Ｍにより任意に切換えることができるものであれ
ば良い。Further, although the polarity switching of the differential amplifier 10 is performed at the front stage of the amplifier 1 as shown in FIG. 2, it may be performed at the rear stage. In other words, the configuration of the amplifier 10 may be any configuration as long as the polarity of the input stage can be arbitrarily switched by the control signal M.
ハ、「本発明の効果」
以上述べたように本発明によれば、ホールド時の出力に
はオフセットが含まれないので、＾精度かつ高安定を要
求する装置、例えばＡＤ変換器等に使用することができ
る。C. ``Effects of the present invention'' As described above, according to the present invention, the output during hold does not include an offset, so it can be used in devices that require precision and high stability, such as AD converters. be able to.
また、本発明は従来回路と比較して追加する回路素子は
わずかであり、製造コストの上昇は少ない。Further, the present invention requires only a few additional circuit elements compared to the conventional circuit, and therefore the manufacturing cost does not increase much.
第１図のスイッチには、オン・オフ時でほとんど電位が
かからず、回路アース電位で使用されるので、スイッチ
のドライブが容易である。The switch shown in FIG. 1 has almost no potential applied to it when it is on or off, and is used at circuit ground potential, so it is easy to drive the switch.
抵抗を４個必要とするが、式から分るようにゲイン精度
を定めるのはＲ＋ 、Ｒ２の１組であり、Ｒ３、Ｒ４は
精度を要しない。Four resistors are required, but as can be seen from the equation, it is the pair of R+ and R2 that determines the gain accuracy, and R3 and R4 do not require accuracy.
第１図は本発明にかかるＴ−Ｈ回路の構成例を示す図、
第２図は第１図の差動増幅器１０の構成例を示寸図、第
３図は本発明に係るＴ・１１回路の別の構成例を示す図
、第４図は従来例を示す図である。
Ｒ１−Ｒ４・・・抵抗、ｓｌ〜Ｓ６・・・スイッチ、Ｃ
ｈ・・・コンデンサ、１０・・・差動増幅器。
第１図
第Ｚ図FIG. 1 is a diagram showing an example of the configuration of a T-H circuit according to the present invention,
2 is a dimensional diagram showing an example of the configuration of the differential amplifier 10 shown in FIG. 1, FIG. 3 is a diagram showing another example of the configuration of the T.11 circuit according to the present invention, and FIG. 4 is a diagram showing a conventional example. It is. R1-R4...Resistance, sl-S6...Switch, C
h...Capacitor, 10...Differential amplifier. Figure 1 Figure Z
Claims (1)
段の極性をトラック時とホールド時とで反転させること
ができる差動増幅器と、 この差動増幅器の出力端子と一方の入力端子（Ｂ）の間
に接続される抵抗（Ｒ＿３）とコンデンサ（Ｃ＿ｈ）か
らなる直列回路と、 この抵抗（Ｒ＿３）とコンデンサ（Ｃ＿ｈ）の接続点と
回路アースの間に設けられる抵抗（Ｒ＿４）と、 トラック時における、差動増幅器の他方の入力端子（Ａ
）と出力端子間に接続される抵抗（Ｒ＿２）と、この入
力端子（Ａ）に接続される抵抗（Ｒ＿１）と、入力端子
（Ｂ）を回路アースに接続するスイッチ手段（ｓ３）と
、 ホールド時における、差動増幅器の他方の入力端子（Ａ
）を回路アースに接続するスイッチ手段（ｓ２）と、 前記トラック時とホールド時の接続を切換える手段と、 を備え、前記４つの抵抗の間に下式の関係を持たせるよ
うにしたことを特徴とするトラック・ホールド回路。 Ｒ＿１＋Ｒ＿２／Ｒ＿１＝Ｒ＿３＋Ｒ＿４／Ｒ＿５[Claims] A differential amplifier having two input terminals (A, B) and capable of inverting the polarity of the input stage between track and hold using a control signal; and an output of this differential amplifier. A series circuit consisting of a resistor (R_3) and a capacitor (C_h) connected between the terminal and one input terminal (B), and a connection point between this resistor (R_3) and the capacitor (C_h) and the circuit ground. resistor (R_4), and the other input terminal (A
) and the output terminal; a resistor (R_1) connected to this input terminal (A); a switch means (s3) for connecting the input terminal (B) to circuit ground; The other input terminal of the differential amplifier (A
) to the circuit ground, and means for switching the connection between the track time and the hold time, and the following relationship is provided between the four resistors. track and hold circuit. R_1+R_2/R_1=R_3+R_4/R_5
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213558A JPS6369098A (en) | 1986-09-10 | 1986-09-10 | Track holding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213558A JPS6369098A (en) | 1986-09-10 | 1986-09-10 | Track holding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6369098A true JPS6369098A (en) | 1988-03-29 |
| JPH0432480B2 JPH0432480B2 (en) | 1992-05-29 |
Family
ID=16641197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213558A Granted JPS6369098A (en) | 1986-09-10 | 1986-09-10 | Track holding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6369098A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03219724A (en) * | 1989-10-12 | 1991-09-27 | Yokogawa Electric Corp | Tracking/holding circuit |
| JPH04157999A (en) * | 1990-10-22 | 1992-05-29 | Matsushita Electric Ind Co Ltd | Television terminal remote control system |
-
1986
- 1986-09-10 JP JP61213558A patent/JPS6369098A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03219724A (en) * | 1989-10-12 | 1991-09-27 | Yokogawa Electric Corp | Tracking/holding circuit |
| JPH04157999A (en) * | 1990-10-22 | 1992-05-29 | Matsushita Electric Ind Co Ltd | Television terminal remote control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432480B2 (en) | 1992-05-29 |
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