JPS58182917A - D/a converter - Google Patents
D/a converterInfo
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- JPS58182917A JPS58182917A JP6534482A JP6534482A JPS58182917A JP S58182917 A JPS58182917 A JP S58182917A JP 6534482 A JP6534482 A JP 6534482A JP 6534482 A JP6534482 A JP 6534482A JP S58182917 A JPS58182917 A JP S58182917A
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- Japan
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- digital signal
- level
- harmonic components
- generation
- glitch
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
- H03M1/0881—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by forcing a gradual change from one output level to the next, e.g. soft-start
-
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- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
Abstract
Description
【発明の詳細な説明】
この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）で構成されたＤ／Ａ変換器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a D/A converter configured with MOSFETs (insulated gate field effect transistors).
第１図に示すようなＬ）／Ａ変換器が、この発明に先立
つ又考えられ又いる。この回路は、そのコンダクタンス
が入力ディジタル信号に応じた重みを持つＭ ＯＳ Ｆ
Ｅ Ｔによつ”Ｃ１）／Ａ変換動作が行なわれる。す
なわち、上記Ｍ ＯＳＦ Ｅ Ｔのドレイン電流が、人
力ディジタル信号２°〜２°に対厄した定＊ＲＩ。〜２
ｎ Ｉｏとすることができるため、これらの定電流を加
算して負荷手段ｋＬＬに流すことによりアナログ電圧■
。ＵＴｖ形成することができる。An L)/A converter as shown in FIG. 1 has also been considered prior to this invention. This circuit is a MOS F whose conductance has a weight depending on the input digital signal.
The "C1)/A conversion operation is performed by E T. In other words, the drain current of the MOSFET is constant*RI for the human input digital signal 2°~2°.
n Io, by adding these constant currents and flowing them to the load means kLL, the analog voltage ■
. UTv can be formed.
この１）／Ａｉ換４にあっては、入力ディジタル信号の
変化時において、相互の相位ずれがあると出力電圧■。In this 1)/Ai converter 4, if there is a mutual phase shift when the input digital signal changes, the output voltage will be .
。Ｔにグリッチと呼ばれる細いパルス状の雑音を発生す
るという欠点がある。また、出力電圧波形は、階段状に
変化するため比較的大きな高調波成分を含むという欠点
もある。. The disadvantage is that T generates a thin pulse-like noise called a glitch. Furthermore, since the output voltage waveform changes stepwise, it also has the disadvantage that it includes relatively large harmonic components.
このため、土紀グリｌチの発生防止のためにサンプリン
グホールド回路を付加したり、高調波成分を除去するた
めＷロウバスフィルタｌ設けなければならなくなる。Therefore, it is necessary to add a sampling and hold circuit to prevent the occurrence of earth glitches, and to provide a W low bass filter l to remove harmonic components.
この発明の目的は、グリフチ及び高調波成分の発生を実
質的に防止することができるＤ／Ａｉ換器１提供するこ
とにある。An object of the present invention is to provide a D/Ai converter 1 that can substantially prevent the generation of glyphs and harmonic components.
この発明の他の目的は、モノリシツクＩＣ化に適した１
）／Ａ変換器を提供することにある。Another object of the present invention is to provide a single device suitable for monolithic IC fabrication.
)/A converter.
この発明のさらに他の目的は、以下の説明及び図面から
明らかになるであろう。Still other objects of the invention will become apparent from the following description and drawings.
第２図には、この発明の一実施例の回路図が示されてい
る。FIG. 2 shows a circuit diagram of an embodiment of the present invention.
ＭＯ８ＦＥＴＱ、。ないしＱ。ｎは、入力ディジタル信
号に応じた重み２°ないし２°を持つ又、そのコンダク
タンス比が設定され又いる。これにより、Ｍ Ｕ Ｓ
Ｆ Ｅ Ｔ ＱｎｎないしＱ。ｎのドレインＷａがＩ。MO8FETQ,. Or Q. n has a weight of 2° to 2° depending on the input digital signal, and its conductance ratio is also set. As a result, M.U.S.
F E T Qnn or Q. The drain Wa of n is I.
′ないし２ｎＩ０′に設定される。これらのＭ０８ＦＥ
ＴＱｎｏないしＱ。ｎのソースは接地されドレインは共
通に負荷抵抗ＲＬＶｃＷ！続されている。' to 2nI0'. These M08FE
TQno or Q. The source of n is grounded and the drain is commonly connected to the load resistance RLVcW! It is continued.
この実施例では、１）／Ａ変換出力璽圧Ｖ。ＵＴのグリ
ッチ及び高調波成分の発生を実質的に防止するため、上
記ＭＯＳ ｋ’ ＥＴＱｏ。ないしＱ。ｎのゲートにレ
ベル補間回路が設けられている。これらのレベル補間回
路は、Ｉ！３図の実施例回路に示すように、スイッチド
キャパシタ回路を利用して構成される。入力ディジタル
信号りは、クロックパルスφ、によって動作するクロッ
クドインバータＩＶ、の入力端子に印加され℃いる。こ
のインバータ回路ＩＶ、の出力信号は、インバータＩＶ
。In this embodiment, 1)/A conversion output pressure V. The above MOS k' ETQo to substantially prevent the generation of glitches and harmonic components in the UT. Or Q. A level interpolation circuit is provided at the gate of n. These level interpolators are I! As shown in the embodiment circuit of FIG. 3, it is constructed using a switched capacitor circuit. The input digital signal is applied to the input terminal of a clocked inverter IV, which is operated by a clock pulse φ. The output signal of this inverter circuit IV is
.
の入力端子に印加されている。is applied to the input terminal of
このインバータＩＶ、の出力端子とコンデンサＣの一端
との間には、クロックパルスφ、ｖ＋ｈる伝送ゲートＭ
Ｏ８にＥＴＱ、が設けられ又いる。Between the output terminal of this inverter IV and one end of the capacitor C, there is a transmission gate M that receives clock pulses φ, v+h.
ETQ is installed in O8.
上記Ｍ ０８ ）’ Ｅ Ｔ Ｑ ＋ とコンデンサ
０との接続点と接地電位との関には、クロックパルスφ
、を受けるＭＯ８ＦｇＴＱｎが設けられている。また、
コンデンサＣの他端と接地電位との間には、クロックパ
ルスφ、Ｖ受けるＭＯ８ＦＥＴＱ、が設けられている。A clock pulse φ
, MO8FgTQn is provided. Also,
An MO8FETQ receiving clock pulses φ and V is provided between the other end of the capacitor C and the ground potential.
上記コンデンサＣの他端と演算増幅器ＯＰの反転入力端
子（−）との間には、クロックパルスへを受ける伝送グ
ー）ＭＯ８ＦＥＴＱ。Between the other end of the capacitor C and the inverting input terminal (-) of the operational amplifier OP is a transmission MO8FETQ for receiving clock pulses.
が設けられている。上記′ＯＩＫ簀増幅器ＯＰの非反転
入力端子（＋）は接地され、その出力端子と反転入力端
子（−）との間には、コンデンサｎｃが設けられている
。このコンデンサｎｃは、上記コンデンサＣの容を値に
対しｉｎ倍の容量値を持つよう設定され℃いる。そし又
、上記演算増幅器ＵＰの出力端子から、入力ディジタル
信号ＤＫ対して積分された微小階段波状のディジタル信
号Ｄ′が形成され、上記ＭＯ８ＦＥＴＱｏ。等のゲート
に伝えられる。is provided. The non-inverting input terminal (+) of the 'OIK screen amplifier OP is grounded, and a capacitor nc is provided between its output terminal and the inverting input terminal (-). This capacitor nc is set to have a capacitance value in times the capacitance value of the capacitor C described above. Further, from the output terminal of the operational amplifier UP, a digital signal D' in the form of a minute staircase wave integrated with respect to the input digital signal DK is formed, and is outputted to the MO8FETQo. etc. will be communicated to the gate.
このレベル補間回路の動作を第４図のタイミング図に従
つ１次に説明する。The operation of this level interpolation circuit will be explained first with reference to the timing diagram of FIG.
クロックパルスφ、に対し℃クロックパルスφ、は、ｍ
倍の周波数とされている。クロックツ（ルスφ、カロウ
レベルのＭ１％ｌｌｌ、クロックドインバータＩＶ、で
入力信号りの取り込みが行なわれる。Clock pulse φ, for clock pulse φ, is m
It is said to be twice the frequency. The input signal is taken in by the clock pulse φ, the callow level M1%ll, and the clocked inverter IV.
したがつ又、取り込まれた入力信号りが、同図のように
ハイレベルである場合、インバータＩＶ。However, if the input signal taken in is at a high level as shown in the figure, the inverter IV.
の出力信号もハイレベルになる。このインバータＩＶ、
のハイレベル出力信号によって、クロックパルスφ、が
）・イレベルのとき、Ｍｏ５ｌＥＴＱ０゜Ｑ、がオンし
てコンデンサＣにチャージアップがなされる。次に、ク
ロックパルスφ、がロウレベルになるとクロックパルス
もがノ・イレベルになるため、Ｍｏ５ｌＥＴＱ０ ＝
Ｑ４がオンに変わる。The output signal also becomes high level. This inverter IV,
When the clock pulse φ is at the high level due to the high level output signal of , Mo5lETQ0°Q is turned on and the capacitor C is charged up. Next, when the clock pulse φ becomes low level, the clock pulse also becomes low level, so Mo5lETQ0 =
Q4 turns on.
これによりコンデンサｎｏへのチャージ分散が行なわれ
る。以上の動作がクロックパルスφｍｌＫ従って繰り返
し行なわれるため、演算増幅器ＵＰの出力波形Ｄ′は、
コンデンサＯ，ｎｏの容置比及びクロックパルスφｌＶ
Ｃ従った時定数をもって、微小階段波状に立ち上るもの
となる。This causes the charge to be distributed to the capacitor no. Since the above operation is repeated according to the clock pulse φmlK, the output waveform D' of the operational amplifier UP is
Capacity ratio of capacitors O and no and clock pulse φlV
With a time constant according to C, it rises in the form of a minute staircase wave.
すなわち、入力ディジタル信号りのハイレベル。In other words, the high level of the input digital signal.
ロウレベルの２値信号が、上記容置比ｎと、クロックパ
ルスφ１の周期に従ってレベル補間されることになる。The level of the low level binary signal is interpolated according to the above-mentioned capacity ratio n and the period of the clock pulse φ1.
したがって、これらのレベル補間されたディジタル信号
Ｄ′を受けるＭｏ５ｌＥＴＱ０゜等は、例えば第５図に
示すように、ドレイン電流１ｏ’、２１．’が上記時定
数に従つ又ゆるやかに変化するものとなる。これにより
、これらの電流Ｉｏ’＝２１ｏ’の合成された電流によ
って形成されるＤ／Ａ変換出力電圧■。ＬＩ？’も、上
記時定数に従ってゆるやかに変化することとなり、グリ
ッチ及び高調波成分の発生を実質的に防止することがで
きる。Therefore, Mo5lETQ0° etc. which receive these level-interpolated digital signals D' have drain currents 1o', 21 . ' follows the above time constant and changes slowly. As a result, the D/A conversion output voltage ■ is formed by the combined current of these currents Io'=21o'. LI? ' also changes slowly according to the above-mentioned time constant, and the generation of glitches and harmonic components can be substantially prevented.
すなわち、第５図におい１、第１図の回路では時刻ｔで
電流■。から２工。に切り換るとき、Ｍ０８ Ｆ Ｅ
Ｔ Ｑｏｏがオフし、ＭＯ８ＦＥＴＱｏ、がオンに切り
換るときに両者に位相ずれが生じると、１時的に抵抗Ｒ
Ｌに流れる電流が３１゜又はゼロになることによりグリ
ッチと呼ばれる細いパルス状の雑音が発生することにな
る。この実施例では、上記位相ずれがあっても、直ちに
その電流工。′。That is, in FIG. 5, the current is 1, and in the circuit of FIG. 1, the current is ■ at time t. 2 constructions from. When switching to M08 F E
If a phase shift occurs between the two when TQoo turns off and MO8FETQo turns on, the resistance R temporarily
When the current flowing through L becomes 31 degrees or zero, a thin pulse-like noise called a glitch is generated. In this embodiment, even if there is the above phase shift, the current is immediately corrected. '.
２Ｉ０′が変化しないから、実質的にグリッチの発生を
防止することができるのである。Since 2I0' does not change, it is possible to substantially prevent glitches from occurring.
この実施例では、容量化ｎ及びクロックパルスφ、の周
期により、任意の時定数が設定できるから、Ｄ／Ａ変換
器のサンプリング周期及び雑音余裕度に応じて最適なデ
ィジタル信号Ｄ′を形成することが容易である。In this embodiment, an arbitrary time constant can be set depending on the capacitance n and the period of the clock pulse φ, so an optimal digital signal D' can be formed according to the sampling period and noise margin of the D/A converter. It is easy to do.
また、上記グリッチ及び高調波成分の発生が実質的に防
止できるから、サンプリングホールド回路、ローパスフ
ィルタが不用になる。Furthermore, since the generation of the glitches and harmonic components described above can be substantially prevented, sampling and holding circuits and low-pass filters are no longer necessary.
また、レベル補間回路は、ＭＯ８ＦＥＴによって構成す
ることができるから、モノリシツクＩＣ化に適しており
、直接スピーカ等を駆動できるモノリシツクＩＣ化され
たＤ／Ａ変換変換器心得とができる。これにより、コス
ト低減を図ったＤ／Ａ変換器Ｖ得ることができる。Furthermore, since the level interpolation circuit can be constructed using MO8FETs, it is suitable for use in a monolithic IC, and a D/A conversion converter made in a monolithic IC that can directly drive a speaker or the like can be realized. This makes it possible to obtain a D/A converter V with reduced cost.
この発明は、前記実施例に限定されない。The invention is not limited to the above embodiments.
第３図にオｌ、”’（、インバーＪＩＶ、、ＩＶ、 １
に省略して、ｉｌ［接ディジタルｍＱＤ＊スイッチドキ
ャパシタ回路に入力するものとし又もよい。ただ、クロ
ックドインバータＩＶ、を用いた場合には、入力ディジ
タル信号をクロックパルスφ、に同期させることができ
るという利点を有する。In Figure 3, ``''(, Invar JIV,, IV, 1
Alternatively, it may be omitted that il[connected digital mQD*is input to the switched capacitor circuit. However, when clocked inverter IV is used, it has the advantage that the input digital signal can be synchronized with clock pulse φ.
またスイッチドキャパシタ回路は、相補型ＭＵＳ回路を
利用するもの等種々変形できるものである。Further, the switched capacitor circuit can be modified in various ways, such as one using a complementary MUS circuit.
第１−は、この発明に先立って考えられ℃いるＤ／Ａ変
換器の一例を示す回路図、
第２図は、この発明の一実施例を示す回路図、＠３図は
、そのレベル補間回路の一実施例を示す回路図、Figure 1- is a circuit diagram showing an example of a D/A converter that was devised prior to this invention, Figure 2 is a circuit diagram showing an embodiment of this invention, and Figure 3 is a diagram showing its level interpolation. A circuit diagram showing an example of the circuit,
Claims (1)
重みを持つＭＯ８ＦＷＴＶ含むｌ）／Ａ変換器において
、上記ＭＯ８ＦＥＴのゲートにスイッチドキャパシタＶ
宮むレベル補間回路を設けて、階段波形化されたディジ
タル備考を入力するものとしたことＶ特徴とするｌ）／
Ａｉｐ器。 ２、特許請求の範囲第１項記載のＤ／Ａ変換器はモノリ
シック半導体果槓回路で構成されるものであるととＶ特
徴とするり／Ａ変換器。[Claims] 1. In a l)/A converter including an MO8FWTV whose conductance has a weight according to a human-powered digital signal, a switched capacitor V is connected to the gate of the MO8FET.
A level interpolation circuit is provided to input digital notes converted into a staircase waveform.
Aip device. 2. A D/A converter according to claim 1, characterized in that the D/A converter is constituted by a monolithic semiconductor circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534482A JPS58182917A (en) | 1982-04-21 | 1982-04-21 | D/a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534482A JPS58182917A (en) | 1982-04-21 | 1982-04-21 | D/a converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182917A true JPS58182917A (en) | 1983-10-26 |
Family
ID=13284234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6534482A Pending JPS58182917A (en) | 1982-04-21 | 1982-04-21 | D/a converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182917A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428030U (en) * | 1987-08-11 | 1989-02-17 | ||
| EP3002879A1 (en) * | 2014-08-25 | 2016-04-06 | Nxp B.V. | Digital-to-analog converter (dac), method for operating a dac and transceiver circuit |
-
1982
- 1982-04-21 JP JP6534482A patent/JPS58182917A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428030U (en) * | 1987-08-11 | 1989-02-17 | ||
| EP3002879A1 (en) * | 2014-08-25 | 2016-04-06 | Nxp B.V. | Digital-to-analog converter (dac), method for operating a dac and transceiver circuit |
| US9484946B2 (en) | 2014-08-25 | 2016-11-01 | Nxp B.V. | Digital-to-analog converter (DAC), method for operating a DAC and transceiver circuit |
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