JPH03218070A - Ｍｏｓｆｅｔ - Google Patents
ＭｏｓｆｅｔInfo
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- JPH03218070A JPH03218070A JP2013203A JP1320390A JPH03218070A JP H03218070 A JPH03218070 A JP H03218070A JP 2013203 A JP2013203 A JP 2013203A JP 1320390 A JP1320390 A JP 1320390A JP H03218070 A JPH03218070 A JP H03218070A
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- Japan
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Links
- 238000005468 ion implantation Methods 0.000 claims abstract 2
- 108091006146 Channels Proteins 0.000 abstract description 23
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の閾値を有するＭＯＳＦＥＴに関する。
従来のＭＯ Ｓ Ｆ ＥＴは、半導体基板の上に所定長
離間するようにその基板と反対の極性のソース領域とド
レイン領域を形成し、そのソース領域とドレイン領域の
間の上部分に絶縁物（酸化膜）を介してゲート電極を設
け、更にソース領域にソース電極を、ドレイン領域にド
レイン電極を設けたものであり、例えばｎチャンネルエ
ンハンスメント形（ノーマリオフ形）では、半導体基板
がｐ形、ソース領域とドレイン領域が高濃度のｎ形で形
成される。そして、ソース電極とドレイン電極との間に
ドレイン電極を正とする電圧を印加して、ゲート電極と
ソース電極との間にゲート電極側を正とするゲート電圧
を印加すると、そのゲート電圧が所定値（閾値）を越え
るとドレイン電流が流れ始め、ゲート電圧の変化をドレ
イン電流の変化として取り出すことができる。
離間するようにその基板と反対の極性のソース領域とド
レイン領域を形成し、そのソース領域とドレイン領域の
間の上部分に絶縁物（酸化膜）を介してゲート電極を設
け、更にソース領域にソース電極を、ドレイン領域にド
レイン電極を設けたものであり、例えばｎチャンネルエ
ンハンスメント形（ノーマリオフ形）では、半導体基板
がｐ形、ソース領域とドレイン領域が高濃度のｎ形で形
成される。そして、ソース電極とドレイン電極との間に
ドレイン電極を正とする電圧を印加して、ゲート電極と
ソース電極との間にゲート電極側を正とするゲート電圧
を印加すると、そのゲート電圧が所定値（閾値）を越え
るとドレイン電流が流れ始め、ゲート電圧の変化をドレ
イン電流の変化として取り出すことができる。
ところが、このＭＯ Ｓ Ｆ ＥＴは、単一素子であり
、入出力特性は１個の閾値に基づく特性に限定されてい
た。
、入出力特性は１個の閾値に基づく特性に限定されてい
た。
本発明の目的は、任意の入出力特性を実現できるように
したＭＯ Ｓ Ｆ ＥＴを提供することである。
したＭＯ Ｓ Ｆ ＥＴを提供することである。
このために本発明のＭＯ Ｓ Ｆ ＥＴは、ソース領域
とドレイン領域の間に形成されるチャンネル領域を閾値
の異なる複数の領域で形成した。
とドレイン領域の間に形成されるチャンネル領域を閾値
の異なる複数の領域で形成した。
以下、本発明の実施例について説明する。第１図はその
一実施例のｎチャンネルエンハンスメント形のＭＯＳＦ
ＥＴの上面図である。この図では基板部分のみを示して
いる。ｌはｎ形のソース領域、２はｎ形のドレイン領域
であり、そのソース領域１とドレイン領域２の間のｐ形
のチャンネル領域にそのチャンネル領域の方向と直交す
る方向に６分割するように６個の異なる閾値のチャンネ
ル領域３１〜３６を形成している。そして、このチャン
ネル領域３１〜３６の全てを覆うように、その上面に酸
化膜（図示せず）を介して、ゲート電極４を配備させて
いる。５、６はチャンネルストンバである。チャンネル
領域３１〜３６の閾値に差を設けるには、例えばそこへ
のイオン注入量を異ならせて行う。
一実施例のｎチャンネルエンハンスメント形のＭＯＳＦ
ＥＴの上面図である。この図では基板部分のみを示して
いる。ｌはｎ形のソース領域、２はｎ形のドレイン領域
であり、そのソース領域１とドレイン領域２の間のｐ形
のチャンネル領域にそのチャンネル領域の方向と直交す
る方向に６分割するように６個の異なる閾値のチャンネ
ル領域３１〜３６を形成している。そして、このチャン
ネル領域３１〜３６の全てを覆うように、その上面に酸
化膜（図示せず）を介して、ゲート電極４を配備させて
いる。５、６はチャンネルストンバである。チャンネル
領域３１〜３６の閾値に差を設けるには、例えばそこへ
のイオン注入量を異ならせて行う。
従って、この第１図のＭＯＳＦＥＴの等価回路は第２図
に示すような回路となる。Ｑ１は閾値がＶＴＩのＦＥＴ
，Ｑ２は閾値がＶア２のＦＥＴ，Ｑ３？閾値がＶｙ３の
ＦＥＴ，Ｑ４は閾値がＶ ７ ４のＦＥＴ，Ｑ５は閾値
がＶｔＳのＦＥＴ，Ｑ６は閾値が■ア．のＦＥＴであり
、これらのドレイン、ソース、ゲートが共通接続された
ものとなる。ここで閾値について、■ア．〈■ア２く■
Ｔ３〈ＶＴ４くＶ７，〈■１６とする。
に示すような回路となる。Ｑ１は閾値がＶＴＩのＦＥＴ
，Ｑ２は閾値がＶア２のＦＥＴ，Ｑ３？閾値がＶｙ３の
ＦＥＴ，Ｑ４は閾値がＶ ７ ４のＦＥＴ，Ｑ５は閾値
がＶｔＳのＦＥＴ，Ｑ６は閾値が■ア．のＦＥＴであり
、これらのドレイン、ソース、ゲートが共通接続された
ものとなる。ここで閾値について、■ア．〈■ア２く■
Ｔ３〈ＶＴ４くＶ７，〈■１６とする。
第３図はこのＭＯＳＦＥＴの電流電圧特性を示す図であ
る。ＶＣＳはゲートとソース間に印加するゲート電圧、
ＩＤはドレイン電流である。またｆｉｌｌ〜ＩＤ６は各
々ＦＥＴＱ１〜Ｑ６のドレイン電流である。
る。ＶＣＳはゲートとソース間に印加するゲート電圧、
ＩＤはドレイン電流である。またｆｉｌｌ〜ＩＤ６は各
々ＦＥＴＱ１〜Ｑ６のドレイン電流である。
このＭＯ Ｓ Ｆ ＥＴでは、第４図（ａｌに示すよう
なゲート電圧■。，を印加すると、同図（ｂ）に示すよ
うな特性のドレイン電流ＩＯを得ることができる。
なゲート電圧■。，を印加すると、同図（ｂ）に示すよ
うな特性のドレイン電流ＩＯを得ることができる。
ここで、第４図（ｂｌにおける時間Ｔｏの間はゲート電
圧Ｖ （， ５がＶ Ｔ １未満であるので、ドレイ電
流Ｉｎは流れないが、時間Ｔ１では■Ｔｌ≦Ｖ．，＜Ｖ
ア２であるので、ドレイン電流ＩＤＩが流れる。次に、
時間Ｔ２ではｖ７■≦ＶＧ，〈■Ｔ３であるので、ドレ
イン電流はＩＤＩ＋ＩＤＺとなる。更に、時間Ｔ３では
Ｖ丁３≦ＶＧ３＜ＶＴ４であるので、ドレイン電流はＩ
ｏ＋ＩＤ２＋ＩＤ３となる。更に、時間Ｔ４ｔ’はＶＴ
４≦ＶＧ３〈ＶＴＳであるので、ドレイン電流はＩｔｌ
ｌ＋ＩＤ＋ＩＤ：ｌ＋ＩＤ４となる。更に、時間Ｔ５で
はＶｔＳ≦Ｖｒ．３＜Ｖア．であるので、ドレイン電流
はＩＤｌ＋１。
圧Ｖ （， ５がＶ Ｔ １未満であるので、ドレイ電
流Ｉｎは流れないが、時間Ｔ１では■Ｔｌ≦Ｖ．，＜Ｖ
ア２であるので、ドレイン電流ＩＤＩが流れる。次に、
時間Ｔ２ではｖ７■≦ＶＧ，〈■Ｔ３であるので、ドレ
イン電流はＩＤＩ＋ＩＤＺとなる。更に、時間Ｔ３では
Ｖ丁３≦ＶＧ３＜ＶＴ４であるので、ドレイン電流はＩ
ｏ＋ＩＤ２＋ＩＤ３となる。更に、時間Ｔ４ｔ’はＶＴ
４≦ＶＧ３〈ＶＴＳであるので、ドレイン電流はＩｔｌ
ｌ＋ＩＤ＋ＩＤ：ｌ＋ＩＤ４となる。更に、時間Ｔ５で
はＶｔＳ≦Ｖｒ．３＜Ｖア．であるので、ドレイン電流
はＩＤｌ＋１。
＋ＩＤ３＋ ＩＤ４＋ ＩＤＳとなる。
このようにゲート電圧が次の閾値を越える毎にドレイン
電流が段階的に増大していくので、ゲート電圧が時間に
比例して変化する特性の電圧であっても、これを二次関
数的に変化する特性の出力に変換させることができる。
電流が段階的に増大していくので、ゲート電圧が時間に
比例して変化する特性の電圧であっても、これを二次関
数的に変化する特性の出力に変換させることができる。
よって、例えば関数変換回路として使用できる。
なお、以上はチャンネルをチャンネルの方向と直交する
方向に複数個に分割した例であるが、チャンネルの方向
に複数のチャンネルをシリーズに接続した構成にするこ
ともできる。例えば第５図に示すように、異なった閾値
のチャネル７１、７２をソース領域１とドレイン領域２
０間にシリーズ接続することもできる。
方向に複数個に分割した例であるが、チャンネルの方向
に複数のチャンネルをシリーズに接続した構成にするこ
ともできる。例えば第５図に示すように、異なった閾値
のチャネル７１、７２をソース領域１とドレイン領域２
０間にシリーズ接続することもできる。
この場合は、ゲート電圧が閾値電圧の高い方のチャンネ
ルの電圧を越えると始めて全チャンネルが導通する。従
って、閾値電圧の低い方のチャンネル部分が耐圧向上に
役立ち、またチャンネル全域をその高い方向の閾値に設
定した場合に比較して相互コンダクタンスを大きくする
ことができる。
ルの電圧を越えると始めて全チャンネルが導通する。従
って、閾値電圧の低い方のチャンネル部分が耐圧向上に
役立ち、またチャンネル全域をその高い方向の閾値に設
定した場合に比較して相互コンダクタンスを大きくする
ことができる。
また、以上の実施例ではエンハンスメント形（ノーマル
オフ形）について説明したがデブレッション形（ノーマ
リオン）についても同様に実施できることは勿論である
。
オフ形）について説明したがデブレッション形（ノーマ
リオン）についても同様に実施できることは勿論である
。
［発明の効果〕
以上から本発明のＭＯ Ｓ Ｆ ＥＴによれば、複数の
閾値をチャンネル領域に持たせたので、そのチャンネル
頭域の数と閾値の設定如何により、任意の入出力特性を
持たせることができるという利点がある。
閾値をチャンネル領域に持たせたので、そのチャンネル
頭域の数と閾値の設定如何により、任意の入出力特性を
持たせることができるという利点がある。
第１図は本発明の一実施例のＭＯ Ｓ Ｆ ＥＴの概略
平面図、第２図はそのＭＯ Ｓ Ｆ ＥＴの等価回路図
、第３図はそのＭＯＳＦＥＴの電圧電流特性図、第４図
（ａｌはゲート電圧特性図、（ｂ）は（ａｌのゲート電
圧を印加したときのドレイン電流の特性図、第５目は別
の実施例のＭＯＳＦＥＴの概略平面図である。 ｌ・・・ソース領域、２・・・ドレイン領域、３１〜３
６・・・チャンネル領域、４・・・ゲート電極、５、６
・・・チャンネルストソパ、７１、７２・・・チャンネ
ル領域。
平面図、第２図はそのＭＯ Ｓ Ｆ ＥＴの等価回路図
、第３図はそのＭＯＳＦＥＴの電圧電流特性図、第４図
（ａｌはゲート電圧特性図、（ｂ）は（ａｌのゲート電
圧を印加したときのドレイン電流の特性図、第５目は別
の実施例のＭＯＳＦＥＴの概略平面図である。 ｌ・・・ソース領域、２・・・ドレイン領域、３１〜３
６・・・チャンネル領域、４・・・ゲート電極、５、６
・・・チャンネルストソパ、７１、７２・・・チャンネ
ル領域。
Claims (2)
- （１）、ソース領域とドレイン領域の間に形成されるチ
ャンネル領域を閾値の異なる複数の領域で形成したこと
を特徴とするＭＯＳＦＥＴ。 - （２）、上記複数の領域をイオン注入量を異ならせた領
域としたことを特徴とする特許請求の範囲第１項記載の
ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013203A JPH03218070A (ja) | 1990-01-23 | 1990-01-23 | Ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013203A JPH03218070A (ja) | 1990-01-23 | 1990-01-23 | Ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218070A true JPH03218070A (ja) | 1991-09-25 |
Family
ID=11826599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013203A Pending JPH03218070A (ja) | 1990-01-23 | 1990-01-23 | Ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218070A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218713B1 (en) * | 1997-02-12 | 2001-04-17 | Fujitsu Limited | Logical circuit, flip-flop circuit and storage circuit with multivalued logic |
| CN1089949C (zh) * | 1994-06-03 | 2002-08-28 | 精工电子工业株式会社 | 半导体器件 |
| EP1310000A1 (en) * | 2000-07-19 | 2003-05-14 | TELEFONAKTIEBOLAGET LM ERICSSON (publ) | A power mos transistor comprising a plurality of transistor segments with different threshold voltages |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| KR100474441B1 (ko) * | 1996-08-13 | 2005-07-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 절연게이트형반도체장치및그제조방법 |
| JP2008263136A (ja) * | 2007-04-13 | 2008-10-30 | Denso Corp | 半導体装置 |
-
1990
- 1990-01-23 JP JP2013203A patent/JPH03218070A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1089949C (zh) * | 1994-06-03 | 2002-08-28 | 精工电子工业株式会社 | 半导体器件 |
| US6498376B1 (en) * | 1994-06-03 | 2002-12-24 | Seiko Instruments Inc | Semiconductor device and manufacturing method thereof |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| KR100474441B1 (ko) * | 1996-08-13 | 2005-07-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 절연게이트형반도체장치및그제조방법 |
| US6218713B1 (en) * | 1997-02-12 | 2001-04-17 | Fujitsu Limited | Logical circuit, flip-flop circuit and storage circuit with multivalued logic |
| EP1310000A1 (en) * | 2000-07-19 | 2003-05-14 | TELEFONAKTIEBOLAGET LM ERICSSON (publ) | A power mos transistor comprising a plurality of transistor segments with different threshold voltages |
| JP2008263136A (ja) * | 2007-04-13 | 2008-10-30 | Denso Corp | 半導体装置 |
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