JPH03214336A - 長ビット幅ｃｐｕによる短ビット幅ｒｏｍの使用方法 - Google Patents
長ビット幅ｃｐｕによる短ビット幅ｒｏｍの使用方法Info
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- JPH03214336A JPH03214336A JP979790A JP979790A JPH03214336A JP H03214336 A JPH03214336 A JP H03214336A JP 979790 A JP979790 A JP 979790A JP 979790 A JP979790 A JP 979790A JP H03214336 A JPH03214336 A JP H03214336A
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- Pending
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- 238000000034 method Methods 0.000 title claims description 6
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 11
- 238000003530 single readout Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は短ビット幅，例えば８ビノト幅のＲＯＭを、長
ビット幅．例えば１６ビノト以上の高性能マイクロプロ
セノサによって効率よく使用するための方法としての長
ビット輻ＣＰＵによる短ビット幅ＲＯＭの使用方法に関
する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
ビット幅．例えば１６ビノト以上の高性能マイクロプロ
セノサによって効率よく使用するための方法としての長
ビット輻ＣＰＵによる短ビット幅ＲＯＭの使用方法に関
する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
第３図は３２ビットマイクロプロセッサ（以下マイクロ
プロセッサをＭＰＵとも略記する）を使用したシステム
におけるメモリの構成を示す。同図において１は３２ビ
ッ｝ＭＰＵ，２は３２ビットデータバス、３１は３２ビ
ット幅のＲＯＭ，４は３２ビット幅のＲＡＭである。即
ち３２ビットマイクロプロセノサ１の性能を充分発揮さ
せるには、データバス２に接続するメモリ３１．４はプ
ログラムの大，小に関係無＜３２ビット幅にする必要が
あり、通常ＲＯＭ３１としては第３図のように８ビット
幅のものを４個使用する。
プロセッサをＭＰＵとも略記する）を使用したシステム
におけるメモリの構成を示す。同図において１は３２ビ
ッ｝ＭＰＵ，２は３２ビットデータバス、３１は３２ビ
ット幅のＲＯＭ，４は３２ビット幅のＲＡＭである。即
ち３２ビットマイクロプロセノサ１の性能を充分発揮さ
せるには、データバス２に接続するメモリ３１．４はプ
ログラムの大，小に関係無＜３２ビット幅にする必要が
あり、通常ＲＯＭ３１としては第３図のように８ビット
幅のものを４個使用する。
しかしながら第３図のようなシステム構成では、８ビッ
ト幅のＲＯＭ１個で済むプログラム容量の場合でも４個
使用しなければならない。 そこで本発明は前記の問題を解消し得る長ビット幅ＣＰ
Ｕによる短ビット幅ＲＯＭの使用方法を提供することを
課題とする。
ト幅のＲＯＭ１個で済むプログラム容量の場合でも４個
使用しなければならない。 そこで本発明は前記の問題を解消し得る長ビット幅ＣＰ
Ｕによる短ビット幅ＲＯＭの使用方法を提供することを
課題とする。
前記の課題を解決するために本発明の方法は、ｆＣＰＵ
（３２ビットＭＰＵ１など）と、このＣＰＵの取扱う正
規のビット幅（以下第１のビット幅という）を持つＲＡ
Ｍ（３２ビットＲＡＭ４など）と、前記ビット幅より小
さい第２のビット幅を持つＲＯＭ （８ビノＦＲＯＭ３
０など）とを前記第１のビット幅のデータハス（３２ビ
ノトデータハス２など）で結合したンステムにおいて、 前記ＣＰＵは、予め前記データハスを介し前記ＲＯＭの
データを所定の配列で前記ＲＡＭへ転送格納したのち、
このＲＡＭへ転送されたデータを前記第１のビット幅の
データとして読出してその処理を行うように』するもの
とする。
（３２ビットＭＰＵ１など）と、このＣＰＵの取扱う正
規のビット幅（以下第１のビット幅という）を持つＲＡ
Ｍ（３２ビットＲＡＭ４など）と、前記ビット幅より小
さい第２のビット幅を持つＲＯＭ （８ビノＦＲＯＭ３
０など）とを前記第１のビット幅のデータハス（３２ビ
ノトデータハス２など）で結合したンステムにおいて、 前記ＣＰＵは、予め前記データハスを介し前記ＲＯＭの
データを所定の配列で前記ＲＡＭへ転送格納したのち、
このＲＡＭへ転送されたデータを前記第１のビット幅の
データとして読出してその処理を行うように』するもの
とする。
予め８ビノＦＲＯＭのデータ（プログラムを含む）を３
２ビットＲＡＭへ転送し、この転送の際、８ビ７ＦＲＯ
Ｍのデータ４個分が３２ビットＲＡＭからの１回の続出
データとなるような配列で前記ＲＯＭデータを前記ＲＡ
Ｍに格納する。 そしてＣＰＵの正規の処理は前記ＲＡＭから前記の格納
データを３２ビット幅のデータとして読出しつつ実行す
る。
２ビットＲＡＭへ転送し、この転送の際、８ビ７ＦＲＯ
Ｍのデータ４個分が３２ビットＲＡＭからの１回の続出
データとなるような配列で前記ＲＯＭデータを前記ＲＡ
Ｍに格納する。 そしてＣＰＵの正規の処理は前記ＲＡＭから前記の格納
データを３２ビット幅のデータとして読出しつつ実行す
る。
以下第１図および第２図に基づいて本発明の実施例を説
明する。第１図は本発明の一実施例としてのシステム構
成図で第３図に対応するものである。第１図では第３図
に対しＲＯＭが８ビット幅のＲＯＭ３０に置換わってい
る。第１図においては、このシステムのリセットスター
ト時に、ＭＰＵＩがＲＯＭ３０の中のイニシャル処理プ
ログラム（又は外付けのメモリから読出したイニシャル
処理用プログラム）により、Ｒ Ｏ Ｍ３０内の正規処
理プログラムまたはデータを３２ビット幅のＲＡＭ４へ
第２図のようなデータの配列で転送格納し、マイクロプ
ロセノサ１が本来の性能を発揮することが可能な、３２
ビノト幅のプログラムまたはデータに置換える。 なお第１図の５はこのときのデータ転送の経路を示し、
第２図におけるメモリ３０．４内の＃１〜＃８の番号は
各個別のデータ（またはプログラム）に付された番号を
示す。前記の転送終了後は、ＭＰＵＩはＲＡＭ４に転送
したデータ（またはプログラム）により、正規の処理を
開始することにより、第３図と同等の性能を出すことが
できる。
明する。第１図は本発明の一実施例としてのシステム構
成図で第３図に対応するものである。第１図では第３図
に対しＲＯＭが８ビット幅のＲＯＭ３０に置換わってい
る。第１図においては、このシステムのリセットスター
ト時に、ＭＰＵＩがＲＯＭ３０の中のイニシャル処理プ
ログラム（又は外付けのメモリから読出したイニシャル
処理用プログラム）により、Ｒ Ｏ Ｍ３０内の正規処
理プログラムまたはデータを３２ビット幅のＲＡＭ４へ
第２図のようなデータの配列で転送格納し、マイクロプ
ロセノサ１が本来の性能を発揮することが可能な、３２
ビノト幅のプログラムまたはデータに置換える。 なお第１図の５はこのときのデータ転送の経路を示し、
第２図におけるメモリ３０．４内の＃１〜＃８の番号は
各個別のデータ（またはプログラム）に付された番号を
示す。前記の転送終了後は、ＭＰＵＩはＲＡＭ４に転送
したデータ（またはプログラム）により、正規の処理を
開始することにより、第３図と同等の性能を出すことが
できる。
本発明によれば、３２ビッｌ−ＭＰＵＩ と、３２ビッ
トＲＡＭ４と、８ビットＲＯＭ３０とを３２ビットデー
タハス２で結合したシステムにおいて、前記ＭＰＵＩは
、予め前記データバス２を介し前記ＲＯＭ３０のデータ
を所定の配列で前記ＲＡＭ４へ転送格納したのち、この
ＲＡＭへ転送されたデータを３２のど，ト幅のデータと
して読出してその処理を行うようにしたので、 次のような効果を得ることができる。 ■ＲＯＭの数が１７４で済むため、コストダウンおよび
小形化が可能となる。 ■プログラムの変更が生じた場合の交換が容易になる。 ■ＲＡＭ４に高速スタティックＲＡＭを使用することに
より、ＲＯＭを３２ビット化した従来の場合より、高性
能化することも可能である。 ■最近はＲＯＭ，ＲＡＭ共、大容量化が進む反面、小容
量品は製造中止等により入手が困難になりつつあるため
、不必要でも大容量のメモリを使用しなくてはならない
が、本発明により大容量のメモリを有効に使用すること
が可能である。
トＲＡＭ４と、８ビットＲＯＭ３０とを３２ビットデー
タハス２で結合したシステムにおいて、前記ＭＰＵＩは
、予め前記データバス２を介し前記ＲＯＭ３０のデータ
を所定の配列で前記ＲＡＭ４へ転送格納したのち、この
ＲＡＭへ転送されたデータを３２のど，ト幅のデータと
して読出してその処理を行うようにしたので、 次のような効果を得ることができる。 ■ＲＯＭの数が１７４で済むため、コストダウンおよび
小形化が可能となる。 ■プログラムの変更が生じた場合の交換が容易になる。 ■ＲＡＭ４に高速スタティックＲＡＭを使用することに
より、ＲＯＭを３２ビット化した従来の場合より、高性
能化することも可能である。 ■最近はＲＯＭ，ＲＡＭ共、大容量化が進む反面、小容
量品は製造中止等により入手が困難になりつつあるため
、不必要でも大容量のメモリを使用しなくてはならない
が、本発明により大容量のメモリを有効に使用すること
が可能である。
第１図は本発明の一実施例としてのシステム構成図、
第２図は同じくデータ転送の説明図、
第３図は第１図に対応する従来のシステム構成図である
。 １：３２ビットＭＰＵ、２：３２ビットデータハス、４
：３２ビット幅ＲＡＭ、５：転送経路、３０：８ビ８ヒ
゛ット↑畠 ＲＯＭ ３０ ３２ビ，ト中二 ＲＡＭ ４
。 １：３２ビットＭＰＵ、２：３２ビットデータハス、４
：３２ビット幅ＲＡＭ、５：転送経路、３０：８ビ８ヒ
゛ット↑畠 ＲＯＭ ３０ ３２ビ，ト中二 ＲＡＭ ４
Claims (1)
- 【特許請求の範囲】 １）ＣＰＵと、このＣＰＵの取扱う正規のビット幅（以
下第１のビット幅という）を持つＲＡＭと、前記ビット
幅より小さい第２のビット幅を持つＲＯＭとを前記第１
のビット幅のデータバスで結合したシステムにおいて、 前記ＣＰＵは、予め前記データバスを介し前記ＲＯＭの
データを所定の配列で前記ＲＡＭへ転送格納したのち、
このＲＡＭへ転送されたデータを前記第１のビット幅の
データとして読出してその処理を行うよににしたことを
特徴とする長ビット幅ＣＰＵによる短ビット幅ＲＯＭの
使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP979790A JPH03214336A (ja) | 1990-01-19 | 1990-01-19 | 長ビット幅ｃｐｕによる短ビット幅ｒｏｍの使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP979790A JPH03214336A (ja) | 1990-01-19 | 1990-01-19 | 長ビット幅ｃｐｕによる短ビット幅ｒｏｍの使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214336A true JPH03214336A (ja) | 1991-09-19 |
Family
ID=11730190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP979790A Pending JPH03214336A (ja) | 1990-01-19 | 1990-01-19 | 長ビット幅ｃｐｕによる短ビット幅ｒｏｍの使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006251916A (ja) * | 2005-03-08 | 2006-09-21 | Fujitsu Ltd | Ｄｍａ転送システム及びｄｍａ転送方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282637A (ja) * | 1988-05-10 | 1989-11-14 | Hitachi Constr Mach Co Ltd | プログラムロード方式 |
-
1990
- 1990-01-19 JP JP979790A patent/JPH03214336A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01282637A (ja) * | 1988-05-10 | 1989-11-14 | Hitachi Constr Mach Co Ltd | プログラムロード方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006251916A (ja) * | 2005-03-08 | 2006-09-21 | Fujitsu Ltd | Ｄｍａ転送システム及びｄｍａ転送方法 |
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