JPH03206711A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH03206711A JPH03206711A JP2001853A JP185390A JPH03206711A JP H03206711 A JPH03206711 A JP H03206711A JP 2001853 A JP2001853 A JP 2001853A JP 185390 A JP185390 A JP 185390A JP H03206711 A JPH03206711 A JP H03206711A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- gate
- input
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入カバッファ回路に関し、特に半導体集積回
路を構成する上で必要な入カバッファ回路に関する。
路を構成する上で必要な入カバッファ回路に関する。
？に、ゲートを入力端子ＴＭエと接続しソースを第１の
電源供給端子である接地端子と接続しドレインを出力端
子ＴＭｏと接続するＮチャネルＭＯＳ型の第１のトラン
ジスタＴｌと、ゲートを入力端子ＴＭ■と接続しソース
を第２の電源供給端子（電源電圧ＶＤＤ）と接続しドレ
インを出力端子ＴＭ０と接続するＰチャネルＭＯＳ型の
第２のトランジスタＴ２とを備えたＣＭＯＳ型のインバ
ータ１で構成されていた。
電源供給端子である接地端子と接続しドレインを出力端
子ＴＭｏと接続するＮチャネルＭＯＳ型の第１のトラン
ジスタＴｌと、ゲートを入力端子ＴＭ■と接続しソース
を第２の電源供給端子（電源電圧ＶＤＤ）と接続しドレ
インを出力端子ＴＭ０と接続するＰチャネルＭＯＳ型の
第２のトランジスタＴ２とを備えたＣＭＯＳ型のインバ
ータ１で構成されていた。
第３図において、トランジスタＴＩ，Ｔ２に流れる電流
Ｉ ＤＳＮＩ Ｉ ＤＳＰは、ゲート・ソース間Ｎ
圧を■。，、トレイン・ソース間電圧を■Ｄｓ、トラン
シスタＴｌ，Ｔ２のしきい値電圧をＶ ＴＮ ｒ Ｖ
ＴＰとすると、 Ｌｓｐ一ｋｐ ｛（Ｖｃｓ−ＶＴＰ） ＶＤＩ１−＋Ｖ
ｏｓ”｝Ｉ ＤＳＮ＝ ｋ Ｎ（ＶＯＳ ＶＴＮ）
２で表わされる。ここでＣ。Ｘは酸化膜容量、μ２，μ
、はチャネル内の電子の移動度、ＷＰ，ＷＮはチャネル
幅、ＬＰ．ＬＮはチャネル長であり、比例定数ｋｐ，ｋ
Ｎは、チャネル内の電子の移動度とチャネル幅に比例し
チャネル長に反比例する。
Ｉ ＤＳＮＩ Ｉ ＤＳＰは、ゲート・ソース間Ｎ
圧を■。，、トレイン・ソース間電圧を■Ｄｓ、トラン
シスタＴｌ，Ｔ２のしきい値電圧をＶ ＴＮ ｒ Ｖ
ＴＰとすると、 Ｌｓｐ一ｋｐ ｛（Ｖｃｓ−ＶＴＰ） ＶＤＩ１−＋Ｖ
ｏｓ”｝Ｉ ＤＳＮ＝ ｋ Ｎ（ＶＯＳ ＶＴＮ）
２で表わされる。ここでＣ。Ｘは酸化膜容量、μ２，μ
、はチャネル内の電子の移動度、ＷＰ，ＷＮはチャネル
幅、ＬＰ．ＬＮはチャネル長であり、比例定数ｋｐ，ｋ
Ｎは、チャネル内の電子の移動度とチャネル幅に比例し
チャネル長に反比例する。
ｋＰ＝ｋＮの場合、インバータ１のしきい値電圧はＶＤ
Ｄ／２であり、インバータ１はＣＭＯＳ型の入力信号に
対応した動作を行い、またｋ，；＜ｋＮの場合、インバ
ータ１のしきい値電圧はＶＤＤ／２よりも低い方へ移動
し、比例定数ｋｐ，ｋＮを適正に選ぶことによってＴＴ
Ｌ型の入力信号に対応した入カバッファ回路として動作
する。
Ｄ／２であり、インバータ１はＣＭＯＳ型の入力信号に
対応した動作を行い、またｋ，；＜ｋＮの場合、インバ
ータ１のしきい値電圧はＶＤＤ／２よりも低い方へ移動
し、比例定数ｋｐ，ｋＮを適正に選ぶことによってＴＴ
Ｌ型の入力信号に対応した入カバッファ回路として動作
する。
比例定数ｋｐ，ｋＮはトランジスタＴＩ，Ｔ２の構造に
よって固定されるので、インバータ１のしきい値電圧も
固定された値となる。
よって固定されるので、インバータ１のしきい値電圧も
固定された値となる。
上述した従来の入カバッフ７回路は、しきい値電圧が特
定の値に固定される構或となっているので、論理レベル
振幅の異なる他のロジックデバイスとのインタフェース
を考えた場合、他のロジックデバイスとの間に特別のイ
ンタフェース回路を挿入する必要が生じ、他のロジック
デバイスとの混或システムを構築する時にコンポーネン
トが余分に必要となり、高価になると同時に、システム
が複雑になるという欠点がある。
定の値に固定される構或となっているので、論理レベル
振幅の異なる他のロジックデバイスとのインタフェース
を考えた場合、他のロジックデバイスとの間に特別のイ
ンタフェース回路を挿入する必要が生じ、他のロジック
デバイスとの混或システムを構築する時にコンポーネン
トが余分に必要となり、高価になると同時に、システム
が複雑になるという欠点がある。
本発明の目的は、論理レベル振幅が異なる場合でも特別
なインタフェース回路を必要とせず、構築するシステム
を単純化かつ低価格にすることができる入カバッフ７回
路を提供することにある。
なインタフェース回路を必要とせず、構築するシステム
を単純化かつ低価格にすることができる入カバッフ７回
路を提供することにある。
本発明の入カバッファ回路は、ゲートを入力端子と接続
しンースを第１の電源供給端子と接続しトレインを出力
端子と接続する一導電型の第１のトランジスタと、ゲー
トを前記入力端子と接続しソースを第２の電源供給端子
と接続しドレインを前記出力端子と接続する逆導電型の
第２のトランシスタとを備えたＣＭＯＳ型のインバータ
と、前記入力端子に入力される入力信号の論理レベル振
幅と対応するデータを保持するデータレジスタと、ソー
スを前記第１の電源供給端子と接続しドレインを前記出
力端子と接続する一導電型の第３のトランジスタと、前
記モードレジスタの出力信号ニより、前記第３のトラン
ジスタのゲートと前記入力端子との間の接続，非接続を
制御すると共に前記第３のトランジスタのゲートと前記
入力端子との間が非接続状態のとき前記第３のトランジ
スタをオフ状態とする制御回路とを有している。
しンースを第１の電源供給端子と接続しトレインを出力
端子と接続する一導電型の第１のトランジスタと、ゲー
トを前記入力端子と接続しソースを第２の電源供給端子
と接続しドレインを前記出力端子と接続する逆導電型の
第２のトランシスタとを備えたＣＭＯＳ型のインバータ
と、前記入力端子に入力される入力信号の論理レベル振
幅と対応するデータを保持するデータレジスタと、ソー
スを前記第１の電源供給端子と接続しドレインを前記出
力端子と接続する一導電型の第３のトランジスタと、前
記モードレジスタの出力信号ニより、前記第３のトラン
ジスタのゲートと前記入力端子との間の接続，非接続を
制御すると共に前記第３のトランジスタのゲートと前記
入力端子との間が非接続状態のとき前記第３のトランジ
スタをオフ状態とする制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ゲートを入力端子ＴＭ．と接続しソース
を第１の電源供給端子である接地端子と接続しトレイン
を出力端子ＴＭ０と接続するＮチャネルＭＯＳ型の第１
のトランジスタＴ１と、ゲートを入力端子ＴＭ．と接続
しソースを第２の電源供給端子（電源電圧Ｖ。。）と接
続しドレインを出力端子ＴＭｏと接続するＰチャネルＭ
ＯＳ型の第２のトランジスタＴ２とを備えた従来例と同
様のＣＭＯＳ型のインバータ１と、入力端子ＴＭｚ／に
入力される入力信号ＩＮの論理レベル振幅と対応するデ
ータをデータバス４から入力して保持するデータレジス
タ２と、ソースを接地端子と接続しドレインを出力端子
ＴＭ０と接続するＮチャネルＭＯＳ型の第３のトランジ
スタＴ３と、インバータエ１，トランスファゲート３１
及びＮチャネルＭＯＳ型のトランジスタＴ４を備え、モ
ードレジスタ２の出力信号により、トランジスタＴ３１ のゲートと入力端子ＴＭ．との間の接続，非接続を制御
すると共に、トランジスタＴ３のゲートと入力端子ＴＭ
．との間が非接続状態のときトランジスタＴ３をオフ状
態とする制御回路３とを有する構成と紅っている。
を第１の電源供給端子である接地端子と接続しトレイン
を出力端子ＴＭ０と接続するＮチャネルＭＯＳ型の第１
のトランジスタＴ１と、ゲートを入力端子ＴＭ．と接続
しソースを第２の電源供給端子（電源電圧Ｖ。。）と接
続しドレインを出力端子ＴＭｏと接続するＰチャネルＭ
ＯＳ型の第２のトランジスタＴ２とを備えた従来例と同
様のＣＭＯＳ型のインバータ１と、入力端子ＴＭｚ／に
入力される入力信号ＩＮの論理レベル振幅と対応するデ
ータをデータバス４から入力して保持するデータレジス
タ２と、ソースを接地端子と接続しドレインを出力端子
ＴＭ０と接続するＮチャネルＭＯＳ型の第３のトランジ
スタＴ３と、インバータエ１，トランスファゲート３１
及びＮチャネルＭＯＳ型のトランジスタＴ４を備え、モ
ードレジスタ２の出力信号により、トランジスタＴ３１ のゲートと入力端子ＴＭ．との間の接続，非接続を制御
すると共に、トランジスタＴ３のゲートと入力端子ＴＭ
．との間が非接続状態のときトランジスタＴ３をオフ状
態とする制御回路３とを有する構成と紅っている。
次に、この実施例の動作について説明する。
モードレジスタ２の出力信号が、データバス４からのテ
ータにより、最初に高レベルであるものとすると、この
時、トランジスタＴ４は導通状態、トランシスタＴ５，
Ｔ６，Ｔ３は非導通状態になるので、トランシスタＴｌ
，Ｔ２で構或されたインバータ１のみを介して入力信号
ＩＮが出力端子ＴＭｏへ伝達され、入力信号ＩＮに対す
るしきい値電圧は、インバータ１により定まるＣＭＯＳ
型の論理レベル振幅に対応した電圧となり、ＣＭＯＳ型
の入カバッファ回路として動作する。
ータにより、最初に高レベルであるものとすると、この
時、トランジスタＴ４は導通状態、トランシスタＴ５，
Ｔ６，Ｔ３は非導通状態になるので、トランシスタＴｌ
，Ｔ２で構或されたインバータ１のみを介して入力信号
ＩＮが出力端子ＴＭｏへ伝達され、入力信号ＩＮに対す
るしきい値電圧は、インバータ１により定まるＣＭＯＳ
型の論理レベル振幅に対応した電圧となり、ＣＭＯＳ型
の入カバッファ回路として動作する。
次に、プログラムによりデータバス４からのデータをモ
ードレジスタ２に書込み、モードレジスタ２の出力信号
が低レベルになると、トランジスタＴ４は非導通状態、
トランジスタＴ５，Ｔ６は導通状態になる。
ードレジスタ２に書込み、モードレジスタ２の出力信号
が低レベルになると、トランジスタＴ４は非導通状態、
トランジスタＴ５，Ｔ６は導通状態になる。
ここで、トランジスタＴｌ，Ｔ３並列の相互コンダクタ
ンスｇｍはトランジスタＴ１単独の場合より大きくなる
ので、しきい値電圧は低くなりＴＴＬ型の入カバッファ
回路として動作する。
ンスｇｍはトランジスタＴ１単独の場合より大きくなる
ので、しきい値電圧は低くなりＴＴＬ型の入カバッファ
回路として動作する。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、第１の電源供給端子を電源電圧ＶＤＤ側
に、第２の電源供給端子を接地端子側にしたもので、こ
れに伴い導電型や記号の読換えはあるものの、基本的な
構成及び動作は第１の実施例と同様である。
に、第２の電源供給端子を接地端子側にしたもので、こ
れに伴い導電型や記号の読換えはあるものの、基本的な
構成及び動作は第１の実施例と同様である。
以上説明したように本発明は、入力信号を反転して出力
端子へ伝達するＣＭＯＳ型のインバータの一方のトラン
ジスタと並列に第３のトランジスタを設け、入力信号の
論理レベル振幅と対応したデータをモードレジスタへ保
持し、このモードレジスタの出力信号に応じてＣＭＯＳ
型のインバータの一方のトランジスタと第３のトランジ
スタとを並列動作させるか第３のトランジスタを非導通
としてＣＭＯＳ型のインバータのみで動作させる構或と
することにより、モードレジスタに保持されるデータに
より入力信号に対するしきい値電圧を切換え設定するこ
とができるので、論理レベル振幅の異なる回路を組合せ
てシステムを構築する場合でも、特別なインタフェース
回路を必要とせず、構築するシステムを単純化かつ低価
格にすることができる効果がある。
端子へ伝達するＣＭＯＳ型のインバータの一方のトラン
ジスタと並列に第３のトランジスタを設け、入力信号の
論理レベル振幅と対応したデータをモードレジスタへ保
持し、このモードレジスタの出力信号に応じてＣＭＯＳ
型のインバータの一方のトランジスタと第３のトランジ
スタとを並列動作させるか第３のトランジスタを非導通
としてＣＭＯＳ型のインバータのみで動作させる構或と
することにより、モードレジスタに保持されるデータに
より入力信号に対するしきい値電圧を切換え設定するこ
とができるので、論理レベル振幅の異なる回路を組合せ
てシステムを構築する場合でも、特別なインタフェース
回路を必要とせず、構築するシステムを単純化かつ低価
格にすることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の入力バッファ回路の
一例を示す回路図である。 １・・・・・インバータ、２・・・・・・モードレジス
タ、３，３Ａ・・・・・・制御回路、４・・・・・・デ
ータバス、３１・・・・トランスファゲート、Ｉ１・・
・・・インバータ、Ｔ１〜Ｔ８・・・・・・トランジス
タ。
施例を示す回路図、第３図は従来の入力バッファ回路の
一例を示す回路図である。 １・・・・・インバータ、２・・・・・・モードレジス
タ、３，３Ａ・・・・・・制御回路、４・・・・・・デ
ータバス、３１・・・・トランスファゲート、Ｉ１・・
・・・インバータ、Ｔ１〜Ｔ８・・・・・・トランジス
タ。
Claims (1)
- ゲートを入力端子と接続しソースを第１の電源供給端子
と接続しドレインを出力端子と接続する一導電型の第１
のトランジスタと、ゲートを前記入力端子と接続しソー
スを第２の電源供給端子と接続しドレインを前記出力端
子と接続する逆導電型の第２のトランジスタとを備えた
ＣＭＯＳ型のインバータと、前記入力端子に入力される
入力信号の論理レベル振幅と対応するデータを保持する
データレジスタと、ソースを前記第１の電源供給端子と
接続しドレインを前記出力端子と接続する一導電型の第
３のトランジスタと、前記モードレジスタの出力信号に
より、前記第３のトランジスタのゲートと前記入力端子
との間の接続、非接続を制御すると共に前記第３のトラ
ンジスタのゲートと前記入力端子との間が非接続状態の
とき前記第３のトランジスタをオフ状態とする制御回路
とを有することを特徴とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001853A JPH03206711A (ja) | 1990-01-08 | 1990-01-08 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001853A JPH03206711A (ja) | 1990-01-08 | 1990-01-08 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03206711A true JPH03206711A (ja) | 1991-09-10 |
Family
ID=11513105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001853A Pending JPH03206711A (ja) | 1990-01-08 | 1990-01-08 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03206711A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0883247A2 (en) * | 1992-06-15 | 1998-12-09 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| KR100480916B1 (ko) * | 2002-10-30 | 2005-04-07 | 주식회사 하이닉스반도체 | 전류 소모를 줄인 입력 버퍼 회로 |
-
1990
- 1990-01-08 JP JP2001853A patent/JPH03206711A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0883247A2 (en) * | 1992-06-15 | 1998-12-09 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0883247A3 (en) * | 1992-06-15 | 1999-07-21 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| KR100480916B1 (ko) * | 2002-10-30 | 2005-04-07 | 주식회사 하이닉스반도체 | 전류 소모를 줄인 입력 버퍼 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4814791B2 (ja) | レベル・シフター | |
| JP2986333B2 (ja) | インターフェース回路及び低電圧信号受信回路 | |
| JPS59108426A (ja) | 結合用中間回路 | |
| US6111425A (en) | Very low power logic circuit family with enhanced noise immunity | |
| JP3686174B2 (ja) | 半導体集積回路装置 | |
| JPH0348689B2 (ja) | ||
| JPH04120817A (ja) | Ｌｓｉ回路の出力バッファ回路 | |
| JP2001060667A (ja) | 半導体集積回路 | |
| US4568844A (en) | Field effect transistor inverter-level shifter circuitry | |
| JPH03206711A (ja) | 入力バッファ回路 | |
| JP2679495B2 (ja) | 半導体回路 | |
| JP2001068978A (ja) | レベルシフタ回路 | |
| JP2000307413A (ja) | 電圧変換回路及び通信回路網 | |
| JP3935266B2 (ja) | 電圧検知回路 | |
| JPH05160692A (ja) | 電圧比較器 | |
| JPH11154856A (ja) | レベル切換回路 | |
| JP2654275B2 (ja) | 双方向バッファ | |
| KR20050073755A (ko) | 차동증폭기 | |
| JPH03204219A (ja) | Ｃｍｏｓラッチ回路 | |
| JPH05218850A (ja) | 論理回路 | |
| JP2001505030A (ja) | Ｃｍｏｓトランジスタを使用するフルスイング高電圧データラッチ | |
| JPH0756940B2 (ja) | レベル変換回路 | |
| JPS63161719A (ja) | ラツチ回路 | |
| JPH04195998A (ja) | 半導体記憶装置 | |
| JP2808784B2 (ja) | 入力回路 |