JPH03204254A - Data receiver - Google Patents

Data receiver

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JPH03204254A
JPH03204254A JP30390A JP30390A JPH03204254A JP H03204254 A JPH03204254 A JP H03204254A JP 30390 A JP30390 A JP 30390A JP 30390 A JP30390 A JP 30390A JP H03204254 A JPH03204254 A JP H03204254A
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JP
Japan
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data
frame
scan
transmission
circuit
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Shinya Kono
慎哉 河野
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Toshiba Corp
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Abstract

PURPOSE:To discriminate the kind of a received frame and to eliminate the need for a microprocessor for only transferring a data based on the result of discrimination by rewriting the content of a relevant block of a common memory based on a data for scan transmission. CONSTITUTION:Since a received frame is a scan frame, when a frame type discrimination circuit 21 of a scan reception control circuit 13 discriminates the scan frame, the succeeding data is converted into a parallel data by a serial/ parallel conversion circuit 22 of the scan reception control circuit 13 and stored tentatively in a buffer memory 24. Then the frame check sequence incorporated in the end of the reception frame is checked by the frame check circuit 23 to discriminate the normal reception, then a data in the buffer memory 24 by a DMA circuit 26 is transferred to a common memory 15 according to a real address generated by an address generating circuit 25. Thus, no microprocessor is required.

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) 本発明は、スキャン伝送方式を採用するローカル・エリ
ア・ネットワーク(以下LANと略称する)システムの
データ受信装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention (Industrial Application Field) The present invention relates to a data receiving device for a local area network (hereinafter abbreviated as LAN) system that employs a scan transmission method.

(従来の技術) LANシステムにおいては、一般に、各ステーション間
でデータのやりとりを行うメツセージ伝送方式と、各ス
テーションが必要データを共有するようにしたスキャン
伝送方式とを採用している。前者は送信局のステーショ
ンが受信局のステーションを指定してデータを送信し、
自局宛てのデータを受信したステーションはその受信デ
ータをメモリに書き込んでデータ処理するものであって
、この場合のデータ伝送フレームをメツセージフレーム
と称する。
(Prior Art) LAN systems generally employ a message transmission method in which data is exchanged between stations, and a scan transmission method in which each station shares necessary data. In the former case, the transmitting station specifies the receiving station and sends data.
A station that receives data addressed to itself writes the received data into a memory and processes the data, and the data transmission frame in this case is called a message frame.

一方、後者は第3図に示すように、伝送路1を介して接
続された複数のステーション2 (2a。
On the other hand, the latter includes a plurality of stations 2 (2a) connected via a transmission line 1, as shown in FIG.

2b、2c、2d、・・・)が各々共通のコモンメモリ
3を有し、このコモンメモリ3を複数ブロックに分割し
て各ステーション2に割当てる。そして、各ステーショ
ン2は所要データを前記コモンメモリ3の自局に割り当
てられたブロックに書き込み、自局の送信時にそのブロ
ックのデータを同報通信により送信する。しかして、伝
送路1を介して同報通信による送信データを受けた他の
ステーション2は、前記コモンメモリ3の送信ステーシ
ョンに割り当てられたブロックの内容を更新するように
したものである。なお、この場合のデータ伝送フレーム
をスキャンフレームと称している。
2b, 2c, 2d, . . . ) each have a common common memory 3, and this common memory 3 is divided into a plurality of blocks and allocated to each station 2. Then, each station 2 writes the required data into the block assigned to it in the common memory 3, and transmits the data in that block by broadcast communication when the station transmits data. The other stations 2 that receive the transmission data via broadcast communication via the transmission path 1 update the contents of the blocks allocated to the transmitting station in the common memory 3. Note that the data transmission frame in this case is called a scan frame.

このため従来、これらのデータ伝送方式によるデータ送
受信が円滑に行われるように、各ステーション2には第
4図に示すようなデータ受信装置が設けられていた。こ
のデータ受信装置は、伝送路1を介して送られてきたデ
ータ伝送フレームをモデム4で受信しディジタルデータ
に変換して伝送制御回路5へ送る。伝送制御回路5では
自局宛てまたは同報通信による受信フレームのみを取り
込み、受信バッファメモリ6に書き込む。そして当該フ
レームの受信を完了すると、第1のCPU(中央処理装
置)7に受信完了信号Sを送出して知らせる。受信完了
通知を受けた第1のCPU7は、受信バッファメモリ6
から受信フレームを取り出してメツセージフレームなの
かスキャンフレームなのかを判断し、メツセージフレー
ムの場合にはメツセージ伝送用のメモリ8に当該フレー
ムのデータを転送し、スキャンフレームの場合にはスキ
ャン伝送用のコモンメモリ3の該当ブロックに転送する
。しかして、第2のCPU9が上記メモリ8およびコモ
ンメモリ3から必要なデータを取り出して内容を解釈し
、必要なデータ処理を行って動作を制御するものとなっ
ている。
For this reason, conventionally, each station 2 has been provided with a data receiving device as shown in FIG. 4 in order to smoothly transmit and receive data using these data transmission methods. This data receiving device receives a data transmission frame sent via a transmission path 1 with a modem 4, converts it into digital data, and sends it to a transmission control circuit 5. The transmission control circuit 5 captures only received frames addressed to its own station or by broadcast communication, and writes them into the reception buffer memory 6. When the reception of the frame is completed, a reception completion signal S is sent to the first CPU (central processing unit) 7 to notify it. The first CPU 7 that received the reception completion notification stores the reception buffer memory 6
It extracts the received frame from , and determines whether it is a message frame or a scan frame. If it is a message frame, the data of the frame is transferred to the memory 8 for message transmission, and if it is a scan frame, it is transferred to the common memory 8 for scan transmission. Transfer to the corresponding block in memory 3. The second CPU 9 retrieves necessary data from the memory 8 and common memory 3, interprets the contents, performs necessary data processing, and controls operations.

しかしながら上記従来装置においては、受信したフレー
ムの種別を判断し、その判断結果に基づいてデータを転
送するだけのために、高価で大掛かりなマイクロプロセ
ッサを使用していた。このため、装置全体が高コストに
ならざるを得ず、また周辺回路の増大に伴って回路実装
が複雑化していた。しかも、データの伝送速度を上昇さ
せようとすると伝送制御回路5の負荷が非常に大きくな
り、受信バッファメモリ6としても高速処理が可能なも
のに交換しなければ対処できなかった。
However, in the conventional device described above, an expensive and large-scale microprocessor is used only to determine the type of received frame and transfer data based on the determination result. Therefore, the cost of the entire device has to be high, and the circuit implementation has become complicated as the number of peripheral circuits increases. Furthermore, if an attempt is made to increase the data transmission speed, the load on the transmission control circuit 5 becomes extremely large, and the reception buffer memory 6 must be replaced with one capable of high-speed processing.

(発明が解決しようとする課題) 上述したように、従来のこの種のデータ受信装置におい
ては、装置全体が高コストにならざるを得ず、また回路
実装も複雑化していた。しかもデータ伝送速度の高速化
が非常に困難であった。
(Problems to be Solved by the Invention) As described above, in the conventional data receiving device of this type, the cost of the entire device must be high, and the circuit implementation is also complicated. Furthermore, it has been extremely difficult to increase the data transmission speed.

そこで本発明は、受信フレームの種別を判別しその判断
結果に基づいてデータを転送するだけのためのマイクロ
プロセッサを省略することによって、装置全体の低コス
ト化および回路実装の簡素化をはかり得るとともに、デ
ータ伝送速度の高速化を容易に実現できるデータ受信装
置を提供しようとするものである。
Therefore, the present invention can reduce the cost of the entire device and simplify the circuit implementation by omitting the microprocessor that only determines the type of received frame and transfers data based on the determination result. , it is an object of the present invention to provide a data receiving device that can easily realize an increase in data transmission speed.

[発明の構成] (課題を解決するための手段) 本発明は、各ステーションが各々共通のコモンメモリを
有し、このコモンメモリを複数ブロックに分割して各ス
テーションに割当て、各ステーションは所要データをコ
モンメモリの自局に割り当てられたブロックに書き込ん
で送信し、この送信データを受けた他のステーションは
コモンメモリの送信ステーションに割り当てられたブロ
ックの内容を更新するスキャン伝送方式を採用するネッ
トワークシステムのデータ受信装置において、受信デー
タがスキャン伝送用のデータであるか否かを判断するデ
ータ判断手段と、この判断手段によりスキャン伝送用デ
ータであると判定された受信データを取り込むデータ取
込み手段と、この取込み手段により取り込んだデータに
基いてコモンメモリの該当ブロックの内容を書き換える
データ更新制御手段とを備えたものである。
[Structure of the Invention] (Means for Solving the Problems) In the present invention, each station has a common memory, this common memory is divided into a plurality of blocks and allocated to each station, and each station stores required data. A network system that adopts a scan transmission method in which the data is written to a block assigned to the transmitting station in the common memory and transmitted, and other stations that receive this transmitted data update the contents of the block assigned to the transmitting station in the common memory. In the data receiving device, a data determining means for determining whether or not received data is data for scan transmission; and a data importing means for importing received data determined by the determining means to be data for scan transmission; The data updating control means rewrites the contents of the corresponding block of the common memory based on the data taken in by the reading means.

(作 用) このような手段を講じたことにより、スキャン伝送用デ
ータはデータ判断手段によりそのデータ種別が判断され
た後、データ取り込み手段により取り込まれる。応じて
、データ送信制御手段によりコモンメモリの該当ブロッ
クの内容が書き換えられる。一方、スキャン伝送用デー
タ以外の自局宛のデータは従来通りに取り込まれてメモ
リに書き込まれる。
(Function) By taking such measures, the data type of the scan transmission data is determined by the data determining means, and then the data is taken in by the data importing means. In response, the data transmission control means rewrites the contents of the corresponding block in the common memory. On the other hand, data addressed to the own station other than the scan transmission data is captured and written to the memory as before.

(実施例) 以下、本発明を第3図に示すLANシステムの各ステー
ション2に適用した一実施例について、第1図および第
2図を参照しながら説明する。
(Embodiment) An embodiment in which the present invention is applied to each station 2 of the LAN system shown in FIG. 3 will be described below with reference to FIGS. 1 and 2.

第1図はこの実施例におけるデータ受信装置の全体構成
を示すブロック図である。同図においてモデム11は、
伝送路1を介して送られてきたデータ伝送フレームのデ
ータをディジタル信号に変換するもので、データ変換後
の受信フレームは伝送制御回路12およびスキャン受信
用制御回路13に出力される。上記伝送制御回路12は
、受信したフレームの中から自局宛のメツセージフレー
ムだけを取り込み、該フレームのデータをメツセージ伝
送用のメモリ14に書き込むものである。
FIG. 1 is a block diagram showing the overall configuration of a data receiving apparatus in this embodiment. In the figure, the modem 11 is
It converts the data of the data transmission frame sent via the transmission path 1 into a digital signal, and the received frame after data conversion is output to the transmission control circuit 12 and the scan reception control circuit 13. The transmission control circuit 12 takes in only the message frame addressed to its own station from among the received frames, and writes the data of the frame into the memory 14 for message transmission.

一方、スキャン受信用制御回路13は、受信したフレー
ムの中から同報通信のスキャンフレームだけを取り込み
、該フレームのデータでスキャン伝送用コモンメモリ1
5の該当するブロックの内容を書き換えるものである。
On the other hand, the scan reception control circuit 13 takes in only the scan frame of the broadcast communication from among the received frames, and uses the data of the frame to the scan transmission common memory 13.
This is to rewrite the contents of the corresponding block in No. 5.

CPU16は、上記メモリ14およびコモンメモリ15
から必要なデータを取り出して内容を解釈し、必要なデ
ータ処理を行って動作を制御する。
The CPU 16 uses the memory 14 and the common memory 15.
It extracts the necessary data from the computer, interprets the contents, performs the necessary data processing, and controls the operation.

第2図は上記スキャン受信用制御回路13の具体的構成
を示すブロック図である。図示するように、このスキャ
ン受信用制御回路13は、伝送フレームに含まれるフレ
ーム識別コードを検出して該フレームがメツセージフレ
ームかスキャンフレームかを判定し、判定結果を後述す
るシリアル/パラレル変換回路22およびフレームチエ
ツク回路23に通知するフレーム種別判定回路21、上
記フレーム種別判定回路21からスキャンフレームであ
ることが通知されたことに応じて前記モデム11から送
られてくるシリアルなディジタル信号をパラレルデータ
に変換して後述す−るバッファメモリ24およびアドレ
ス生成回路25へ送出するシリアル/パラレル変換回路
22、上記フレーム種別判定回路21からスキャンフレ
ームであることが通知されたならばそのスキャンフレー
ムが正常に受信されたか否かを調べ、その結果を後述す
るDMA (ダイレクト・メモリ・アクセス)回路26
に通知するフレームチエツク回路23、上記シリアル/
パラレル変換回路22から送られてきたパラレルデータ
を一時的に記憶するバッファメモリ24、上記シリアル
/パラレル変換回路22から送られてきたパラレルデー
タから該当するスキャンフレームのブロック番号あるい
はアドレスを示すデータを抽出してスキャン伝送用コモ
ンメモリ15の実アドレスを生成するアドレス生成回路
25、前記フレームチエツク回路23から正常なスキャ
ンフレームが受信されたことが通知されたならば、上記
バッファメモリ24の内容を上記アドレス生成回路25
にて生成されたアドレスにしたがってスキャン伝送用コ
モンメモリ15に転送するDMA回路26、等から構成
されている。
FIG. 2 is a block diagram showing a specific configuration of the scan reception control circuit 13. As shown in the figure, this scan reception control circuit 13 detects a frame identification code included in a transmission frame and determines whether the frame is a message frame or a scan frame, and the serial/parallel conversion circuit 22, which will discuss the determination result later, and a frame type determination circuit 21 that notifies the frame check circuit 23, which converts the serial digital signal sent from the modem 11 into parallel data in response to being notified from the frame type determination circuit 21 that it is a scan frame. If it is notified that it is a scan frame from the serial/parallel conversion circuit 22 that converts and sends it to the buffer memory 24 and address generation circuit 25, which will be described later, and the frame type determination circuit 21, the scan frame is normally received. DMA (direct memory access) circuit 26 to check whether the
The frame check circuit 23 notifies the above serial/
A buffer memory 24 temporarily stores the parallel data sent from the parallel conversion circuit 22, and extracts data indicating the block number or address of the corresponding scan frame from the parallel data sent from the serial/parallel conversion circuit 22. When the address generation circuit 25, which generates the real address of the common memory 15 for scan transmission, is notified that a normal scan frame has been received from the frame check circuit 23, the contents of the buffer memory 24 are transferred to the address mentioned above. Generation circuit 25
It is composed of a DMA circuit 26 that transfers the address to the common memory 15 for scan transmission according to the address generated by the DMA circuit 26, and the like.

このような構成の本実施例においては、LANを構築す
る各ステーション2でスキャン伝送が行われる場合、送
信局となるステーションは所要データをスキャン伝送用
のコモンメモリ3の自局に割り当てられたブロックに書
き込む。そして、自局の送信時に当該ブロック内のデー
タを同報通信によりスキャンフレームとして他のステー
ションへ送信する。他のステーションにおいてはそれぞ
れ伝送路1上のフレームデータをモデム11を介して受
信し、ディジタル信号に変換して伝送制御回路12およ
びスキャン受信用制御回路13に取り込む。ここで、受
信したフレームはスキャンフレームであるから、スキャ
ン受信用制御回路13のフレーム種別判定回路21にて
スキャンフレームであることが判定されると、それに続
くデータがスキャン受信用制御回路13のシリアル/パ
ラレル変換回路22にてパラレルデータに変換されてバ
ッファメモリ24に一時的に格納される。また、受信フ
レームのデータ中からブロック番号などが抽出されてコ
モンメモリ15上の実アドレスが生成される。その後、
受信フレームの最後に組み込まれたフレームチエツクシ
ーケンスがフレームチニック回路23にてチエツクされ
て正常受信が判定されると、DMA回路26によりバッ
ファメモリ24内のデータがアドレス生成回路25にて
生成された実アドレスにしたがってコモンメモリ15に
転送される。なお、フレームチエツク回路23によりフ
レームの異常受信が判断された場合には受信データが破
棄される。
In this embodiment with such a configuration, when each station 2 constructing the LAN performs scan transmission, the station serving as a transmitting station stores the necessary data in the block assigned to its own station in the common memory 3 for scan transmission. write to. Then, when transmitting from its own station, the data in the block is transmitted as a scan frame to other stations by broadcast communication. Each of the other stations receives the frame data on the transmission line 1 via the modem 11, converts it into a digital signal, and inputs it into the transmission control circuit 12 and the scan reception control circuit 13. Here, since the received frame is a scan frame, when the frame type determination circuit 21 of the scan reception control circuit 13 determines that it is a scan frame, the following data is serialized in the scan reception control circuit 13. The data is converted into parallel data by the /parallel conversion circuit 22 and temporarily stored in the buffer memory 24. Furthermore, a block number and the like are extracted from the data of the received frame to generate a real address on the common memory 15. after that,
When the frame check sequence incorporated at the end of the received frame is checked in the frame check circuit 23 and normal reception is determined, the data in the buffer memory 24 is generated by the DMA circuit 26 in the address generation circuit 25. It is transferred to the common memory 15 according to the real address. Note that if the frame check circuit 23 determines that the frame has been received abnormally, the received data is discarded.

一方、LANを構築する各ステーション2でメツセージ
伝送が行われる場合には、従来と同様に、送信局となる
ステーションは、所要データをメツセージ伝送用メモリ
14に書き込む。そして、受、信先のステーションを指
定して上記メモリ14上のデータをメツセージフレーム
として送信する。
On the other hand, when message transmission is performed at each station 2 constructing a LAN, the station serving as a transmitting station writes necessary data into the message transmission memory 14, as in the conventional case. Then, the data stored in the memory 14 is transmitted as a message frame by specifying a destination station.

受信先のステーションにおいては伝送路1上のフレーム
データをモデム11を介して受信し、ディジタル信号に
変換して伝送制御回路12およびスキャン受信用制御回
路13に取り込む。ここで、受信したフレームは自局宛
てのメツセージフレームであるから、伝送制御回路12
によりそれに続くデータがメツセージ伝送用メモリ14
に書き込まれる。
At the receiving station, the frame data on the transmission line 1 is received via the modem 11, converted into a digital signal, and input into the transmission control circuit 12 and the scan reception control circuit 13. Here, since the received frame is a message frame addressed to the own station, the transmission control circuit 12
The following data is stored in the message transmission memory 14.
will be written to.

こうして、スキャン伝送あるいはメツセージ伝送により
コモンメモリ15およびメモリ14に書き込まれたデー
タは、CPU16によりデータ処理されて各種動作の制
御に利用される。
In this way, the data written to the common memory 15 and the memory 14 by scan transmission or message transmission is processed by the CPU 16 and used for controlling various operations.

このように本実施例によれば、従来、メツセージフレー
ムかスキャンフレームがを判定してデータを転送するた
めだけに使用していたマイクロプロセッサとその周辺回
路とを省略し、その代りにスキャン受信用制御回路13
を用いたので、次のような■〜■の効果を奏する。
As described above, according to this embodiment, the microprocessor and its peripheral circuits, which were conventionally used only to determine whether a message frame or a scan frame is determined and to transfer data, are omitted, and instead are used for scan reception. Control circuit 13
Since this method is used, the following effects (1) to (3) are achieved.

■ スキャン受信用制御回路13に組み込まれたバッフ
ァメモリ24は1フレ一ム分のデータを記憶できる容量
で賄えるので、スキャン受信用制御回路13を1つのゲ
ートアレイで作ることができる。この結果、装置全体の
低コスト化をはかり得る上、回路実装の簡素化をはがり
得る。また、消費電流も低減できる。
(2) Since the buffer memory 24 incorporated in the scan reception control circuit 13 has a capacity that can store data for one frame, the scan reception control circuit 13 can be made of one gate array. As a result, it is possible to reduce the cost of the entire device and also to simplify circuit implementation. Furthermore, current consumption can also be reduced.

■ 伝送制御回路12はスキャンフレームに関する処理
を行なわないため、負荷が大幅に軽減される。この結果
、伝送制御回路12の処理に余裕ができ、スキャン受信
用制御回路13の動作範囲内でデータ伝送速度の高速化
をはかり得る。
(2) Since the transmission control circuit 12 does not perform any processing related to scan frames, the load is significantly reduced. As a result, the processing of the transmission control circuit 12 is freed, and the data transmission speed can be increased within the operating range of the scan reception control circuit 13.

■ スキャンフレームを取り扱う回路が単純になった分
だけスキャンフレームを受信してコモンメモリ15の内
容を更新するまでの時間を短縮できる。
- The time required to receive a scan frame and update the contents of the common memory 15 can be shortened by simplifying the circuit that handles the scan frame.

■ 従来のようにCPUを2個以上使用するとCPU相
互間でデータのやりとり等が行われるためソフトウェア
が複雑になるが、本実施例ではCPU16が1個で済む
ためソフトウェアが簡単であり、スループットも上昇す
る。
■ If two or more CPUs are used as in the past, the software becomes complicated because data is exchanged between the CPUs, but in this embodiment, only one CPU 16 is required, so the software is simple and the throughput is also low. Rise.

■ 伝送制御回路12はスキャンフレームを受信しない
ように構成しなければならないが、このスキャンフレー
ムはグループアドレスを使用して同報で通信されるため
、伝送制御回路12が該当するグループアドレスを受け
っけないように設定変更することによって、1つのLS
Iによって構成されている通常の伝送制御回路をLSI
の内部を変更することなく適用できる。
■ The transmission control circuit 12 must be configured so that it does not receive the scan frame, but since the scan frame is broadcast using a group address, the transmission control circuit 12 must be configured not to receive the corresponding group address. By changing the settings so that the
A normal transmission control circuit configured by I is an LSI
It can be applied without changing the internals of .

なお、スキャンフレームが可変長であっても、そのスキ
ャンフレーム内にデータ長を示すものがあればそれを検
出してDMA回路26に転送数をセットするように構成
することによって対処できる。また、バッファメモリ2
4の代りにシフトレジスタを使用したり、モデム11の
代りにレシーバを使用できるのは言うまでもない。この
ほか、本発明の要旨を逸脱しない範囲で種々変形実施可
能であるのは勿論である。
Incidentally, even if the scan frame has a variable length, this can be handled by configuring the DMA circuit 26 to set the number of transfers by detecting something indicating the data length if there is a data length in the scan frame. Also, buffer memory 2
Needless to say, a shift register can be used in place of the modem 11, and a receiver can be used in place of the modem 11. It goes without saying that various other modifications can be made without departing from the spirit of the invention.

[発明の効果] 以上詳述したように、本発明によれば、受信フレームの
種別を判別しその判断結果に基づいてデータを転送する
だけのためのマイクロプロセッサを省略することができ
、装置全体の低コスト化および回路実装の簡素化をはか
り得るとともに、データ伝送速度の高速化を容易に実現
できるデータ受信装置を提供できる。
[Effects of the Invention] As described in detail above, according to the present invention, it is possible to omit a microprocessor that only determines the type of a received frame and transfers data based on the determination result, and the entire device It is possible to provide a data receiving device that can reduce costs and simplify circuit implementation, and can easily achieve high data transmission speed.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例における全体構成を示すブロ
ック図、第2図は同実施例におけるスキャン受信用制御
回路の具体的構成を示すブロック図、第3図は一般的な
LAN (ローカルφエリア・ネットワーク)システム
を示す概念図、第4図は従来装置を示すブロック図であ
る。 1・・・伝送路、2・・・ステーション、11・・・モ
デム、12・・・伝送制御回路、13・・・スキャン受
信用制御回路、 14・・・メツセージ伝送用メモリ、 15・・・スキャン伝送用コモンメモリ、16・・・C
PU0
FIG. 1 is a block diagram showing the overall configuration of an embodiment of the present invention, FIG. 2 is a block diagram showing the specific configuration of a scan reception control circuit in the same embodiment, and FIG. 3 is a block diagram showing a general LAN (local FIG. 4 is a block diagram showing a conventional device. DESCRIPTION OF SYMBOLS 1... Transmission path, 2... Station, 11... Modem, 12... Transmission control circuit, 13... Control circuit for scan reception, 14... Memory for message transmission, 15... Common memory for scan transmission, 16...C
PU0

Claims (1)

【特許請求の範囲】[Claims] 各ステーションが各々共通のコモンメモリを有し、この
コモンメモリを複数ブロックに分割して各ステーション
に割当て、各ステーションは所要データを前記コモンメ
モリの自局に割り当てられたブロックに書き込んで送信
し、この送信データを受けた他のステーションは前記コ
モンメモリの送信ステーションに割り当てられたブロッ
クの内容を更新するスキャン伝送方式を採用するネット
ワークシステムのデータ受信装置において、受信データ
がスキャン伝送用のデータであるか否かを判断するデー
タ判断手段と、この判断手段によりスキャン伝送用デー
タであると判定された受信データを取り込むデータ取込
み手段と、この取込み手段により取り込んだデータに基
いて前記コモンメモリの該当ブロックの内容を書き換え
るデータ更新制御手段とを具備したことを特徴とするデ
ータ受信装置。
Each station has a common memory, this common memory is divided into a plurality of blocks and allocated to each station, each station writes required data to the block allocated to the own station of the common memory and transmits it, Other stations that receive this transmission data update the contents of the block assigned to the transmission station in the common memory.In a data reception device of a network system that employs a scan transmission method, the received data is data for scan transmission. data determining means for determining whether or not the data is scan transmission data; data importing means for importing received data determined by the determining means to be data for scan transmission; 1. A data receiving device comprising: data update control means for rewriting the contents of the data receiving device.
JP2000303A 1990-01-05 1990-01-05 Data receiving device Expired - Lifetime JP2740031B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000303A JP2740031B2 (en) 1990-01-05 1990-01-05 Data receiving device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000303A JP2740031B2 (en) 1990-01-05 1990-01-05 Data receiving device

Publications (2)

Publication Number Publication Date
JPH03204254A true JPH03204254A (en) 1991-09-05
JP2740031B2 JP2740031B2 (en) 1998-04-15

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ID=11470136

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223726A (en) * 2000-02-10 2001-08-17 Toyo Microsystems Corp Method, device, and system for multiplex communication
WO2009014163A1 (en) * 2007-07-24 2009-01-29 Autonetworks Technologies, Ltd. Distribution device, communication system, communication method

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3702790B2 (en) 2001-01-10 2005-10-05 株式会社デンソー Microcomputer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59110249A (en) * 1982-12-15 1984-06-26 Matsushita Electric Ind Co Ltd Packet communication system
JPS6024745A (en) * 1983-07-20 1985-02-07 Yaskawa Electric Mfg Co Ltd Method and device for signal transmission
JPH01103047A (en) * 1987-10-15 1989-04-20 Nec Corp Multiple address communication system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59110249A (en) * 1982-12-15 1984-06-26 Matsushita Electric Ind Co Ltd Packet communication system
JPS6024745A (en) * 1983-07-20 1985-02-07 Yaskawa Electric Mfg Co Ltd Method and device for signal transmission
JPH01103047A (en) * 1987-10-15 1989-04-20 Nec Corp Multiple address communication system

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223726A (en) * 2000-02-10 2001-08-17 Toyo Microsystems Corp Method, device, and system for multiplex communication
US6987776B1 (en) 2000-02-10 2006-01-17 Fuji Jukogyo Kabushiki Kaisha Multiplex communication method, the device and the system thereof
WO2009014163A1 (en) * 2007-07-24 2009-01-29 Autonetworks Technologies, Ltd. Distribution device, communication system, communication method
JP2009033251A (en) * 2007-07-24 2009-02-12 Auto Network Gijutsu Kenkyusho:Kk Distribution device, communication system, communication method
US8291109B2 (en) 2007-07-24 2012-10-16 Autonetworks Technologies, Ltd. Distribution apparatus, communication system and communication method

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