JPH03200349A - 不揮発性メモリ装置の測定方法 - Google Patents
不揮発性メモリ装置の測定方法Info
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- JPH03200349A JPH03200349A JP34121389A JP34121389A JPH03200349A JP H03200349 A JPH03200349 A JP H03200349A JP 34121389 A JP34121389 A JP 34121389A JP 34121389 A JP34121389 A JP 34121389A JP H03200349 A JPH03200349 A JP H03200349A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は不揮発性メモリ装置の測定方法、特に書き込み
とデータ保持の2回の検査を行うEPROM等に適用さ
れる測定方法に関する。
とデータ保持の2回の検査を行うEPROM等に適用さ
れる測定方法に関する。
(ロ)従来の技術
従来半導体装置ではウニハエ程が終了した時点で、ウェ
ハの各チップの電気的特性を測定して不良品に磁気イン
クを付着するかレーザーマーカで印を付けて、良品と区
別していることは周知である。
ハの各チップの電気的特性を測定して不良品に磁気イン
クを付着するかレーザーマーカで印を付けて、良品と区
別していることは周知である。
しかしEFROM等の不揮発性メモリ装置では第3図に
示す如く、データの書き込みをした後データの書き込み
検査(第1回目)を行い、高温で不揮発性メモリ装置を
ベーキングし、データの保持検査(第2回目)を行って
いる。
示す如く、データの書き込みをした後データの書き込み
検査(第1回目)を行い、高温で不揮発性メモリ装置を
ベーキングし、データの保持検査(第2回目)を行って
いる。
(ハ)発明が解決しようとする課題
上述した従来の不揮発性メモリ装置では、書き込み検査
とデータ保持検査の2回の検査を必要とし、書き込み検
査で不良となったチップについてもデータ保持検査を繰
り返し行い、不良チップについてデータ保持検査を行う
時間が無駄となる問題点を有していた。
とデータ保持検査の2回の検査を必要とし、書き込み検
査で不良となったチップについてもデータ保持検査を繰
り返し行い、不良チップについてデータ保持検査を行う
時間が無駄となる問題点を有していた。
(ニ)課題を解決するための手段
本発明は斯上した問題点に鑑みてなされ、第1回目の書
き込み検査の後に不良となるチップのゲート酸化膜を破
壊することにより従来の問題点を解決した不揮発性メモ
リ装置の測定方法を実現するものである。
き込み検査の後に不良となるチップのゲート酸化膜を破
壊することにより従来の問題点を解決した不揮発性メモ
リ装置の測定方法を実現するものである。
(ホ)作用
本発明に依れば、不揮発性メモリ装置を先ず書き込み検
査を行い、不良となるチップにはテストパッドに接続し
たポリシリコンのリードを通じてゲート酸化膜を破壊し
ておき、次のデータ保持検査のとき先ずこのゲート酸化
膜の残存を確認し、破壊しているチップについてはデー
タ保持検査を行わないことにより測定時間を大幅に短縮
する点に特徴を有する。
査を行い、不良となるチップにはテストパッドに接続し
たポリシリコンのリードを通じてゲート酸化膜を破壊し
ておき、次のデータ保持検査のとき先ずこのゲート酸化
膜の残存を確認し、破壊しているチップについてはデー
タ保持検査を行わないことにより測定時間を大幅に短縮
する点に特徴を有する。
(へ)実施例
本発明の一実施例を第1図乃至第3図を参照して詳述す
る。
る。
第1図および第2図に本発明に用いるゲート酸化膜を持
つ構造の上面図および断面図を示す。半導体基板(1)
はP型シリコン基板より成り、この基板(1)内にEF
ROMを構成するフローティングゲートを有する周知の
MOSFETが形成されている。そして各チップの周辺
にはアドレスデータやI10データを入力するための通
常のポンディングパッド(図示せず)が多数配列されて
いる。
つ構造の上面図および断面図を示す。半導体基板(1)
はP型シリコン基板より成り、この基板(1)内にEF
ROMを構成するフローティングゲートを有する周知の
MOSFETが形成されている。そして各チップの周辺
にはアドレスデータやI10データを入力するための通
常のポンディングパッド(図示せず)が多数配列されて
いる。
本発明の特徴はこの通常のポンディングパッドとは別に
テストパッド(2)をチップの余白部に形成し、このテ
ストパッド(2〉に一端を接続されたポリシリコンより
成るリード(3)を近傍に設けたゲート酸化膜(4)上
まで延在させた点にある。
テストパッド(2)をチップの余白部に形成し、このテ
ストパッド(2〉に一端を接続されたポリシリコンより
成るリード(3)を近傍に設けたゲート酸化膜(4)上
まで延在させた点にある。
リード(3)は他のMOSFETのゲート電極等と同時
に形成され、LOGO8酸化膜(5)上の層間絶縁膜(
6)上に設けたアルミニウムより成るテストパッド(2
)に一端を接続され、LOGO8酸化膜(5)に囲まれ
た250人程度のゲート酸化膜(4)上まで延在されて
いる。なおリーク電流を増大させるためにゲート酸化膜
(4)下にはP4″型あるいはN′″型の拡散領域(7
)を設け、この領域(7〉を1源に接続すると良い。
に形成され、LOGO8酸化膜(5)上の層間絶縁膜(
6)上に設けたアルミニウムより成るテストパッド(2
)に一端を接続され、LOGO8酸化膜(5)に囲まれ
た250人程度のゲート酸化膜(4)上まで延在されて
いる。なおリーク電流を増大させるためにゲート酸化膜
(4)下にはP4″型あるいはN′″型の拡散領域(7
)を設け、この領域(7〉を1源に接続すると良い。
次に本発明の測定方法を第3図を参照して説明する。
先ずウェハ状の不揮発性メモリ装置を完成した後、各メ
モリセルにデータの書き込みを行う、その後第1回目の
書き込み検査を行い、各メモリセルにデータの書き込み
が正しく書き込まれたか否かのチエツクを全チップを対
象として行う。この書き込み検査は通常のボンディング
用パッドにプローブを接触させて行い、この書き込み検
査で不良と判定されたチップについてはテストパッド<
2)に予め接触したプローブを通して高電圧例えば50
Vを印加してリード(3)を介してゲート酸化膜(4)
の破壊を行う。
モリセルにデータの書き込みを行う、その後第1回目の
書き込み検査を行い、各メモリセルにデータの書き込み
が正しく書き込まれたか否かのチエツクを全チップを対
象として行う。この書き込み検査は通常のボンディング
用パッドにプローブを接触させて行い、この書き込み検
査で不良と判定されたチップについてはテストパッド<
2)に予め接触したプローブを通して高電圧例えば50
Vを印加してリード(3)を介してゲート酸化膜(4)
の破壊を行う。
続いて不揮発性メモリ装置をウェハ状のまま高温槽に入
れ、高温ベーキングを行う。この高温ベーキングは各メ
モリセルに記憶されたデータが消去するか否かを試すも
のであり、悪い環境下に不揮発性メモリ装置を置くもの
である。
れ、高温ベーキングを行う。この高温ベーキングは各メ
モリセルに記憶されたデータが消去するか否かを試すも
のであり、悪い環境下に不揮発性メモリ装置を置くもの
である。
更に高温ベーキングの後、第2回目のデータ保持検査を
行う。この検査は本発明の特徴とする点であり、先ずテ
ストパッド(2)にプローブを接触させ、このテストパ
ッド(2)のリーク測定を行うことによりこのチップの
良不良判定を行う。この結果第1回目の検査ですでに不
良となったチップについては第2回目の検査を省略して
第2回目のデータ保持検査の時間の短縮をする。
行う。この検査は本発明の特徴とする点であり、先ずテ
ストパッド(2)にプローブを接触させ、このテストパ
ッド(2)のリーク測定を行うことによりこのチップの
良不良判定を行う。この結果第1回目の検査ですでに不
良となったチップについては第2回目の検査を省略して
第2回目のデータ保持検査の時間の短縮をする。
以上の検査で良品と判定されたチップはダイシングした
後に組立てられる。このときリードとの接続を行うボン
ディングワイヤは通常のパッドに接続され、テストパッ
ド(2)およびリード(3)は利用されない。
後に組立てられる。このときリードとの接続を行うボン
ディングワイヤは通常のパッドに接続され、テストパッ
ド(2)およびリード(3)は利用されない。
(ト)発明の効果
本発明に依れば、第1回目の書き込み検査時に不良のチ
ップのゲート酸化膜(4)を破壊して電気的な良否の印
を残すので、第2回目のデータ保持検査時にゲート酸化
膜(4)のリークしない良品のみの検査をするだけで検
査を終了でき、第2回目の検査時間を大幅に短縮できる
利点を有する。
ップのゲート酸化膜(4)を破壊して電気的な良否の印
を残すので、第2回目のデータ保持検査時にゲート酸化
膜(4)のリークしない良品のみの検査をするだけで検
査を終了でき、第2回目の検査時間を大幅に短縮できる
利点を有する。
第1図および第2図は本発明に用いるゲート酸化膜を有
する構造を説明する上面図および断面図、第3図および
第4図は本発明および従来の不揮発性メモリ装置の測定
方法を説明するフローチャート図である。 (1〉は半導体基板、(2〉はテストパッド、(3)は
リード、(4)はゲート酸化膜、(5)はLOGO8酸
化膜、(6)は眉間絶縁膜、(7)は拡散領域である。
する構造を説明する上面図および断面図、第3図および
第4図は本発明および従来の不揮発性メモリ装置の測定
方法を説明するフローチャート図である。 (1〉は半導体基板、(2〉はテストパッド、(3)は
リード、(4)はゲート酸化膜、(5)はLOGO8酸
化膜、(6)は眉間絶縁膜、(7)は拡散領域である。
Claims (1)
- (1)不揮発性メモリ装置の書き込み検査をする工程、 前記書き込み検査で不良となるチップにはテストパッド
に接続されゲート酸化膜上まで導かれるポリシリコンの
リードに高圧を印加してゲート酸化膜破壊をする工程、 前記不揮発性メモリ装置を高温雰囲気にさらす工程、 前記不揮発性メモリ装置のデータ保持検査を前記ゲート
酸化膜の破壊されないチップのみ行う工程とを具備する
ことを特徴とする不揮発性メモリ装置の測定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34121389A JPH03200349A (ja) | 1989-12-27 | 1989-12-27 | 不揮発性メモリ装置の測定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34121389A JPH03200349A (ja) | 1989-12-27 | 1989-12-27 | 不揮発性メモリ装置の測定方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03200349A true JPH03200349A (ja) | 1991-09-02 |
Family
ID=18344257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34121389A Pending JPH03200349A (ja) | 1989-12-27 | 1989-12-27 | 不揮発性メモリ装置の測定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03200349A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110024744A1 (en) * | 2009-07-31 | 2011-02-03 | E2V Semiconductors | Connection pad structure for an electronic component |
-
1989
- 1989-12-27 JP JP34121389A patent/JPH03200349A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110024744A1 (en) * | 2009-07-31 | 2011-02-03 | E2V Semiconductors | Connection pad structure for an electronic component |
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