JPH03200294A

JPH03200294A - 楽音合成装置

Info

Publication number: JPH03200294A
Application number: JP1343203A
Authority: JP
Inventors: Toshifumi Kunimoto; 利文国本
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1991-09-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野Ｊこの発明は、撥弦楽器、打弦楽器等の楽音合成および各
種音響効果付与に用いて好適な楽音合成装置に関する。

「従来の技術」従来より、遅延フィードバック型の減衰音合成による楽
音の合成が知られている。第４図は、デジタル回路によ
って構成された遅延フィードバック型の楽音合成装置で
ある。この図において、まず、楽音波形データが加算器
ｌに供給される。この加算器ｌは、上記楽音波形データ
と後述するフィードバックされる楽音波形データとを加
算してシフトレジスタ２に供給するとともに、合成され
た楽音波形データとして取り出される。次に、シフトレ
ジスタ２は、遅延手段として働き、所定の遅延時間毎に
楽音波形データを出力し、フィルタ３や乗算器４を介し
て上記加算器ｌヘフィードバックする。

上述したシフトレジスタ２は、遅延回路として働いてい
るため、加算器ｌにフィードバックされる楽音波形デー
タは、時間遅れ要素を有する。すなわち、遅延フィード
バック型の楽音合成装置では、楽音波形データを時間的
に変化させることによって、変化に富んだ楽音（音量や
音色などを時間的に変化させる）を、′？成している。

「発明が解決しようとする課題」ところで、上述した楽音波形データのビット数は、大き
いほど量子化雑音が小さくなり、当該装置において合成
される楽音波形は、より自然な楽音波形に近付く。しか
し、ビット数を大きくすると、シフトレジスタや別途設
けられている記憶装置などの記憶容量を大きくしなけれ
ばならず、コストアップにつながるという問題を生じる
。また、コストアップを避けるため、処理する楽音波形
データのビット数を減らすと、波形が減衰するに従い出
力波形の量子化雑音が大きくなり、歪んでしまうという
問題を生じる。

この発明は、上述した問題点に鑑みてなされたもので、
量子化雑音を大きくすることなく、ビット数を減少させ
ることができ、シフトレジスタや記憶装置などの記憶容
量を小さくできる楽音合成装置を提供することを目的と
している。

「課題を解決するための手段」上述した問題を解決するために、この発明では、入力情
報を遅延手段によって遅延させ、該遅延させた情報を前
記入力情報にフィードバックする楽音合成装置において
、前記入力情報の一部を切り捨てる際に、切り捨てるべ
き情報に応じて確率的に桁上げを生じさせる情報削減手
段を具備し、前記遅延手段において処理する情報中を削
減することを特徴とする。

「作用　」情報削減手段は、入力情報の一部を切り捨てて遅延手段
に供給する。該切り捨てた情報は、デイザを重畳するこ
とにより補われる。

「実施例」次に図面を参照してこの発明の実施例について説明する
。

第１図はこの発明の第１の実施例の構成を示すブロック
図である。この図において、図会体は楽音合成装置の一
部であり、この楽音合成装置は、２４ビツトの楽音波形
データＩＤを１６ビツトの楽音波形データに変換してシ
フトレジスタ８に対して出力するとともに、同楽音波形
データをフィルタ９を介して入力側の加算器６ヘフイー
ドバツクする。加算器６は、２４ビツトの初期楽音波形
データＩＤとフィードバックされた２４ビツトの楽音波
形データＦＤとを加算して、２４ビツトの楽音波形デー
タ［０２とする。また、この楽音波形データＩＤ２の上
位１６ビツト（以下、上位データＵＤという）は、加算
器７へ供給され、また、下位８ビツト（以下、下位デー
タＬＤという）は、桁上げ制御回路１０へ供給される。

次に、桁上げ制御回路ｌＯについて、第２図に示す回路
図を参照して説明する。この図において、桁上げ制御回
路ｌＯは、タイムベース回路！！、デコーダ１２、ＡＮ
Ｄ回路１３　ａ　〜ｌ　３　ｈおよびＯＲ回路１４から
構成されている。タイムベース回ＩＩＩは、４ビツトの
データを所定の確率で発生し、これを確率データＰＤと
してデコーダ１２へ出力する。この場合、上述した下位
データＬＤをｎとし、また、デコーダ１２の出力データ
をｄとすると、ｄ＝ｎとなる確率は、２″′となるよう
な構成となっている。例えば、デコーダ１２のθビット
目が上記下位データＬＤの７ビツト目（最下位ビット、
ＭＳＢ）と一致する確率は１／２となり、デコーダ！２
の７ビツト目が上記下位データＬＤの０ビツト目（最下
位ビット；ＬＳＢ）と一致する確率はＩ／２５Ｂとなる
。したがって、下位データＬＤにおけるＭＳＢ側は、確
率データＰＤと一致する確率が高く、一方、ＬＳＢ側は
、確率データＰＤと一致する確率が低くなる。

次に、下位データＬＤの各ビットは、確率データＰＤの
各ビットに対応するＡＮＤ回路１３ａ〜１３ｈに供給さ
れており、下位データＬＤのビットと確率データＰＤの
ビットとが互いにｒｌＪになると、そのビットに対応す
るＡＮＤ回路１３ａ〜１３ｈの出力にｒｌＪが立つよう
になっている。

すなわち、下位データＬＤが大きい値をとるほどＡＮＤ
回路１３　ａ　＝　１３　ｈの出力ビットに［１−１が
立ちやすくなる。このＡＮＤ回路１３　ａ　＝　１３ｈ
の各出力ビットは、ＯＲ回路１４に供給される。

このＯＲ回路１４は、ＡＮＤ回路１３　ａ　〜Ｉ　３　
ｈのいずれかの出力ビットがｒｌＪになると、該回路の
出力ビットにｒｌｌを立て、桁上げデータＣＤとして加
算器７へ出力する。

次に、加算器７は、上位データｔＪＤと桁上げデータＰ
Ｄとを加算する。すなわち、加算器７においては、下位
データＬＤの大小に応じて、上位データＬＩＤに「１」
が加えられ、これによって、捨て去る下位データＬＤの
大小を反映した楽音波形データＵＤ１が出力されろ（こ
の詳細については、特願昭６２−２６０２２７号参照の
こと）。

このように、捨て去る下位データＬＤに応じて、上位デ
ータＬＩＤに「１−ｊを加えるということは、言い換え
れば、一般のディジタル信号処理において、もとのディ
ジタル信号にデイザ（ｍ音）を付加することに相当する
。この技術は周知のものであり、デイザを付加すること
によって、量子化雑音を−様な分布の白色ノイズに帰着
させることができ、高次高調波の発生を抑制さ仕ること
ができる。

次に、シフトレジスタ８は、順次供給される楽音波形デ
ータＵＤＩを所定の遅−延時間経過毎に、フィルタ９へ
出力する。フィルタ９は、乗算器等で構成されており、
１６ビツトの楽音波形データＵＤＩを２４ビツトに拡張
した後、加算器６ヘフイードバツクする。

また、上述した楽音合成装置には、楽音波形データＬＩ
Ｄを記憶するための図示しない記憶装置などが設けられ
ている。

次に、上述した構成における実施例の動作について説明
する。

まず、初期波形データＩＤが加算器６へ供給される。加
算器６は、フィルタ９を介してフィードバックされた楽
音波形データＦＤと初期波形データＩＤとを加算する。

この場合、初期動作においては、フィードバックされる
べき楽音波形データＦＤがシフトレジスタ８内にないた
め、そのまま出力される。そして、上記加算結果の上位
１６ビツトは、加算器７へ、そして、下位８ビツトは、
桁上げ制御回路ｌＯへ供給される。桁上げ制御回路ＩＯ
では、まず、タイムベース回路１１が１００００」〜ｒ
ｉ　ｌ　１１Ｊまでの４ビツトの確率データＰＤを発生
し、デフ１−ダ１２へ供給する。デコーダ１２は、確率
データＰＤをデコードして、これに対応する「０」〜「
７」のいずれかのビットを立てる。そして、このｒｌＪ
が立った出力ビットに対応する下位データＬＤのビット
が「１」の場合には、そのビットに対応するＡＮＤ回路
１３ａ〜１３ｈの出力ビットにｒｌＪが立つ。そして、
ＡＮＤ回路１３ａ〜＋３ｈの出力ビットのいずれか１つ
でも「１」か立つと、ＯＲ回路！４の出力は［１−ｊと
なる。このＯＲ回路１４の出力は、加算器７の桁上げデ
ータＣＤとして該加算器７へ供給される。次に、加算器
７は、上記上位データＵＤに桁上げデータＣＤを加算し
、この結果を楽音波形データＵＤＩとしてシフトレジス
タ８に供給する。そして、シフトレジスタ８は、一定の
遅延時間後に、楽音波形データＵＤＩをフィルタ９へ出
力し、フィルタ９は、楽音波形データＦＤとして加算器
６ヘフイードバツクする。この楽音波形データＦＤは、
加算器６において遅延時間経過後の楽音波形データＩＤ
に加算され、以後上述した一連の動作によって処理され
ろ。

以上のようにして、この楽音合成装置は、楽音波形デー
タＩＤのビット数を２４ビツトから１６ビツトに減らし
、かつ、下位８ビツトの誤差を確率的に補正することに
よって、量子化雑音の極めて小さい楽音波形データとし
て出力する。

次に、第２の実施例として、第３図に示すブロック図を
参照して説明する。なお、この図において、第１図に示
す第１の実施例の各部に対応する部分については同一の
符号を付して説明を省略する。

まず、２０は、乱数データ発生回路であり、８ビツトの
乱数データＲＡＮを発生し、加算器２１の一方の入力端
の小数部へ出力する。また、加算器２１の同入力端の整
数部には、１６ビツトのデータが供給されるが、この場
合、全て「０」とする。

すなわち、この入力端には、乱数データＲＡＮを小数部
とする２４ビツトの誤差補正用データＣ０Ｒ（０≦ＣＯ
Ｒ＜１）が供給される（この詳細については、特願昭６
２−２６０２２９号参照のこと）。また、加算器２１の
他方の入力端には、加算器６が出力する２１ヒツトの楽
音波形データＩＤ２が供給される。この加算器２１は、
楽音波形データＩＤ２に乱数データＲＡＮを加算し、そ
の演算結果の上位１６ビツトのみをシフトレジスタ８へ
出力する。

上述した構成によれば、初期楽音波形データ■Ｄが加算
器６に供給されると、加算器６は、フィルタ９を介して
フィードバックされた楽音波形データＦＤと初期波形デ
ータＩＤとを加算する。この場合、初期動作においては
、フィードバックされるべき楽音波形データＦＤがシフ
トレジスタｓ内にないため、そのまま出力される。加算
器６が出力ずろ楽音波形データｒＤ２は、加算器２１の
一方の入力端に供給されろ。また、乱数データ発生回路
２０は、８ビツトの乱数データＲＡＮを発生して、加算
器２１の他方の入力端の小数部（下位８ビツト）に供給
される。また、同入力端の整数部（上位１６ビツト）に
は、「０」が供給される。加算器２１は、楽音波形デー
タＩＤ２に誤差補正用データＣＯＲを加算する。この加
算演算によって、楽音波形データＩＤ２は、四捨五入さ
れて出力されろ。そして、四捨五入された楽音波形デー
タＩＤ３の上位１６ビツト（整数部）のみがシフトレジ
スタ８に供給される。シフトレジスタ８は、一定の遅延
時間後に、楽音波形データＩＤ３をフィルタ９を介して
加算器６ヘフイードバツクする。

以上のようにして、この楽音合成装置は、楽音波形デー
タのビット数を２４ビツトから１６ビツトに減らし、か
つ、下位８ビツトの誤差を確率的に補正することによっ
て、量子化雑音の極めて小さい楽音データを出力する。

なお、上述した第！および第２の実施例において、楽音
合成装置としては、遅延フィードバック型のみに限らず
、複数の遅延素子により閉ループ回路を構成して楽音を
合成するものを用いてもよい。

また、これらの実施例において、遅延手段としては、シ
フトレジスタに限らず、各種記憶装置など他の遅延手段
を用いてもよい。

また、同実施例では、ハードウェアによって回路を構成
したが、コンピュータのプログラムによって実現しても
よい。

また、この発明は、遅延手段を含む各種音響効果装置、
例えば残響効果付与、音場効果付与、フィルター酸に適
用してもよい。

「発明の効果」以上説明したように、この発明によれば、入力情報を切
り捨てる際に、該切り捨るべき情報に応じて上記入力情
報にデイザを重畳するようにしため、ｍ子化雑音を大き
くすることなく、入力情報の情報量を減少させることが
でき、シフトレジスタなどの記憶装置の記憶容量を小さ
くできる利点が得られる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示すブロック
図、第２図は同実施例の桁上げ制御回路の一例の構成を
示す回路図、第３図はこの発明の第２の実施例の構成を
示すブロック図、第４図は従来の遅延フィードバック型
の楽音合成装置の構成を示すブロック図である。７．２！・・・・・・加算器、８・・・・・・シフトレ
ジスタ、９・・・・・・フィルタ、ｌＯ・・・・・・桁
上げ制御回路、１１・・・・・・タイムベース回路、１
２・・・・・・デコーダ、１３ａ〜１３ｈ・・・・・・
ＡＮＤ回路、１４・・・・・・ＯＲ回路、２０・・・・
・・乱数データ発生回路。

Claims

【特許請求の範囲】入力情報を遅延手段によって遅延させ、該遅延させた情
報を前記入力情報にフィードバックする楽音合成装置に
おいて、前記入力情報の一部を切り捨てる際に、切り捨てるべき
情報に応じて確率的に桁上げを生じさせる情報削減手段
を具備し、前記遅延手段において処理する情報量を削減
することを特徴とする楽音合成装置。