JPH03196678A - Thin film transistor and manufacture of the same - Google Patents
Thin film transistor and manufacture of the sameInfo
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は液晶表示製造の駆動等に用いられる薄膜トラン
ジスタおよびその製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a thin film transistor used for driving liquid crystal display manufacturing, etc., and a method for manufacturing the same.
（ロ）従来の技術
通常液晶表示装置においては基盤目状に配列された図示
しない各フィルタに対応して第５図および第６ｉ５０に
示す如く透明な表示電極（８１）が同じく基盤目状に配
列され、各表示電極（８１〉列間に沿って横向きにゲー
ト電極（２１）を、また各表示電極（８１）列間に沿っ
て縦向きにドレイン電極（６１）を形成し、前記ゲート
電極（２１〉とドレイン電極（６１）との各交叉部分に
おいて表示電極（８１）との間に前記ゲート電極（２１
）、ドレイン電極（６１）等を構成要素としてこれらを
相互に接続する態様で薄膜トランジスタ（ＴＰＴ）を形
成する構成が採られている。そしてこの各薄膜トランジ
スタ（ＴＦｒ）は第６図に示す如くガラス基板（１１）
上にゲート電極（２１）を形成し、このゲート電極（２
１）上に絶縁膜（３１）を隔てて半導体層（５１）、例
えばアモルファスシリコン層を形成し、更にこの上に相
互の間に所要の間隔を隔てて片側寄りにドレイン電極（
６１）を、また他側にソース電極（７１）を形成してあ
り、このソース電極（７１）上に一部をオーバラップさ
せて表示電極（８１）を形成して構成されている。(B) Prior Art In a normal liquid crystal display device, transparent display electrodes (81) are arranged in a grid pattern as shown in FIGS. 5 and 6i50 corresponding to each filter (not shown) arranged in a grid pattern. A gate electrode (21) is formed horizontally between each row of display electrodes (81), and a drain electrode (61) is formed vertically between rows of display electrodes (81). 21> and the drain electrode (61), between the display electrode (81) and the gate electrode (21).
), a drain electrode (61), and the like are interconnected to form a thin film transistor (TPT). Each thin film transistor (TFr) is mounted on a glass substrate (11) as shown in FIG.
A gate electrode (21) is formed on top of the gate electrode (21).
1) A semiconductor layer (51), for example, an amorphous silicon layer, is formed on top with an insulating film (31) in between, and a drain electrode (
A source electrode (71) is formed on the other side, and a display electrode (81) is formed partially overlapping the source electrode (71).
ところで液晶表示装置での画像品質の向上および解像度
の向上を図るために薄膜トランジスタの特性向上が望ま
れているが、この薄膜トランジスタの特性向上手段とし
て絶縁膜の膜厚を薄くして半導体のチャネル部分にかか
る電界強度を強くすることが行われている。しかしこの
ようにすると逆にゲート・ドレイン電極間、ゲート・ソ
ース電極間の耐圧力が低下し、またピンホール等による
短絡の危険が高くなるという問題があった。By the way, in order to improve the image quality and resolution of liquid crystal display devices, it is desired to improve the characteristics of thin film transistors.As a means of improving the characteristics of thin film transistors, it is possible to reduce the thickness of the insulating film in the channel part of the semiconductor. Efforts are being made to increase the electric field strength. However, if this is done, there is a problem in that the withstand pressure between the gate and drain electrodes and between the gate and source electrodes decreases, and the risk of short circuits due to pinholes and the like increases.
絶縁膜におけるピンホールの成因についテハ従来種々研
究されているが代表的なものとしてごみによる場合があ
る。第７図（イ）〜（ニ）はごみによるピンホールの発
生態様を示す説明図であり、第７図（イ）に示す如く基
板（１１）上にゲート電極（２１）を形成した後、絶縁
膜（３１）を形成するが、この過程で絶縁膜（３１）に
ごみが付くと、その後の洗浄工程でごみが離脱せしめら
れたとき、−ごみの抜は出した後に第７図（ロ）に示す
如くピンホールＨが形成される。従って絶縁膜（３１）
上にアモルファスシリコン層等の半導体層（５１）を形
成したとき半導体層の一部がピンホールＨを通じてゲー
ト電極〈２１）と接触し、その後ドレイン電極（６１）
、ソース電極（７１）を形成したとき、半導体層（５１
）を通じてゲート電極（２１）とドしイン電極（６１）
、ソース電極（７１）とが短絡することとなる。Various studies have been conducted on the causes of pinholes in insulating films, but a typical example is dust. FIGS. 7(a) to 7(d) are explanatory diagrams showing how pinholes are generated due to dust. After forming the gate electrode (21) on the substrate (11) as shown in FIG. 7(a), An insulating film (31) is formed, but if dust adheres to the insulating film (31) during this process, when the dust is removed in the subsequent cleaning process, - the dust is removed as shown in Figure 7 (Roller) after removal. ) A pinhole H is formed as shown in FIG. Therefore, the insulating film (31)
When a semiconductor layer (51) such as an amorphous silicon layer is formed on top, a part of the semiconductor layer contacts the gate electrode (21) through the pinhole H, and then the drain electrode (61).
, when the source electrode (71) is formed, the semiconductor layer (51)
) through the gate electrode (21) and the input electrode (61).
, the source electrode (71) will be short-circuited.
このような短絡が形成され、ると映像に線欠陥、点欠陥
が現われ、画質を著しく低下させてしまうことになる。If such a short circuit is formed, line defects and point defects will appear in the image, significantly reducing the image quality.
本出願人は上述した問題を解決するためにゲート絶縁膜
を２層積層して構成した薄膜トランジスタを提案した（
特開昭６２−４０７７３号公報参照）。In order to solve the above-mentioned problems, the present applicant proposed a thin film transistor constructed by laminating two gate insulating films (
(See Japanese Patent Application Laid-Open No. 62-40773).
上記した特開昭６２−４０７７３号公報で示されたゲー
ト絶縁膜の２層構造は第１に一層目をＳｉＮｘ、二層目
をＳｉｎ、、第２に一層目をＳｉｎ、、二層目をＳｉＮ
ｘ、第３に一層目、二層目を共にＳｉＮｘとして用いる
ことが開示されている。The two-layer structure of the gate insulating film shown in the above-mentioned Japanese Patent Application Laid-open No. 62-40773 is as follows: first, the first layer is SiNx, the second layer is Sin; SiN
x, Thirdly, it is disclosed that both the first layer and the second layer are made of SiNx.
（ハ）発明が解決しようとする課題
しかしながら、本出願人が提案したゲート絶縁膜では以
下に述べる問題を発見した。(c) Problems to be Solved by the Invention However, the following problems were discovered in the gate insulating film proposed by the applicant.
まず、第１に一層目をＳｉＮｘ、二層目をＳｉ帆とする
構造では各層を成膜するために夫々の成膜工程を必要と
し工程数の増加となる問題がある。First, in a structure in which the first layer is SiNx and the second layer is Si sail, a separate film forming process is required to form each layer, resulting in an increase in the number of processes.
第２に一層目をＳｉｎ、、二層目をＳｉＮｘとする構造
では５ｉｆｔがＳｉＮｘよりＢＨＦ系エッチャントに対
して弱いため、チャンネルパッシベーションのエツチン
グおよびａ−５ｉ上の自然酸化膜除去のためのスライド
エツチングにより一層目のＳｉｇｎが浸されてＤ−Ｇ（
ドレイン−ゲート）ショートを増加させる問題がある。Second, in a structure where the first layer is Sin and the second layer is SiNx, 5ift is more sensitive to BHF etchants than SiNx, so slide etching is performed to remove the natural oxide film on channel passivation and a-5i. The first layer of Sign is immersed in D-G (
There is a problem of increasing short circuits (drain-gate).
第３に一層目および二層目にＳｉＮｘとする構造では上
述した第１と同様に一層目および二層目を形成する夫々
の工程を必要とし工程数の増加となる問題がある。Thirdly, in a structure in which SiNx is used for the first and second layers, there is a problem in that, as in the first layer, steps are required to form the first and second layers, resulting in an increase in the number of steps.
（ニ）課題を解決するための手段
本発明は上述した課題に鑑みて為されたものであり、絶
縁性基板上にゲート電極を形成し、前記ゲート電極上に
絶縁膜を隔てて半導体層を形成し、前記半導体層上にド
レイン電極およびソース電極を相互に離間させて形成し
た薄膜トランジスタにおいて、前記絶縁膜を少なくとも
２層積層し且つ夫々の前記絶縁膜のエツチングレートを
異ならしめて構成したことを特徴とする。(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned problems, and consists of forming a gate electrode on an insulating substrate, and depositing a semiconductor layer on the gate electrode with an insulating film interposed therebetween. and a thin film transistor formed on the semiconductor layer with a drain electrode and a source electrode spaced apart from each other, characterized in that the insulating film is laminated in at least two layers, and each of the insulating films has a different etching rate. shall be.
（ホ）作用
この様に２層ゲート絶縁膜の下層となる第１の絶縁膜の
エツチングレートを上層となる第２の絶縁膜のエツチン
グレートより小さく設定することにより、パッシベーシ
ョンエツチングおよびａ−５ｉ上の酸化膜除去用のエツ
チング時のＨＦ系エッチャントにより、従来発生してい
たドレイン−ゲート間ショートを著しく抑制することが
できる。(e) Effect By setting the etching rate of the first insulating film, which is the lower layer of the two-layer gate insulating film, to be lower than the etching rate of the second insulating film, which is the upper layer, passivation etching and a-5i etching can be performed. By using an HF-based etchant during etching for removing the oxide film, it is possible to significantly suppress the drain-gate short that conventionally occurs.
（へ）実施例
以下本発明をその実施例を示す図面に基づき具体的に説
明する。第１図は本発明に係る薄膜トランジスタをスイ
ッチング素子として用いたアクティブマトリックス型の
液晶表示装置の一部を示す模式的平面図、第２図は第１
図の■−■線による拡大断面図であり、図中（１）はガ
ラス（ソーダガラス又はホウケイ酸ガラス）製の基板、
（２）はポリシリコン、 Ｃｒ、 Ｃｒ＋Ａｕ、 ＭＯ
等を材料とするゲート電極、（３〉は第２の絶縁膜より
エツチングレートの小さいナイトライド（非晶質）製の
第１絶縁膜、（４）はナイトライド製の第２絶縁膜、（
５）はアモルファスシリコン、Ｔｅ、ポリシリコン、Ｃ
ｄ５ｅ等で構成された半導体層、（５ａ）は半導体層（
５）表面を保護するパッシベーション、（６）、 （７
）はＡｌ。(F) EXAMPLES The present invention will be specifically described below with reference to drawings showing examples thereof. FIG. 1 is a schematic plan view showing a part of an active matrix liquid crystal display device using a thin film transistor according to the present invention as a switching element, and FIG.
It is an enlarged sectional view taken along the line ■-■ in the figure, and (1) in the figure is a substrate made of glass (soda glass or borosilicate glass);
(2) is polysilicon, Cr, Cr+Au, MO
(3) is a first insulating film made of nitride (amorphous) with a lower etching rate than the second insulating film, (4) is a second insulating film made of nitride, (
5) is amorphous silicon, Te, polysilicon, C
(5a) is a semiconductor layer (
5) Passivation to protect the surface, (6), (7
) is Al.
Ｍｏ 、 ＩＴＯで形成された夫々ドレイン電極、ソー
ス電極、（６ａ）（７ａ）はドレイン電極（６）、ソー
ス電極（７）と半導体層（５）とをオーミンクコンタク
トするためのＮ”ａ−５ｉ、（８）はＩＴＯ等を材料に
して形成された透明な表示電極を示している。各表示電
極（８）は図示しないフィルタに対応して配列されてお
り、表示電極（８）の横列間にはゲート電極（２）が、
また縦列間にはドレイン電極（６）が各表示電極（８）
間を仕切る態様に形成され、両者の交叉部分の一隅に前
記ゲート電極（２）、第１．第２絶縁膜（３） 、 （
４）、半導体層（５）、ドレイン電極（６）、ソース電
極（７）等にて構成される本発明品たる薄膜トランジス
タが表示電極（８）との間を接続する態様で形成されて
いる。A drain electrode and a source electrode (6a) and (7a) are formed of Mo and ITO, respectively. 5i, (8) indicate transparent display electrodes formed of ITO or the like. Each display electrode (8) is arranged corresponding to a filter (not shown), and the display electrodes (8) are arranged in horizontal rows. In between is a gate electrode (2),
Also, between the vertical columns, a drain electrode (6) is connected to each display electrode (8).
The gate electrode (2) is formed at one corner of the intersection between the two, and the first and second gate electrodes are formed in a partitioning manner. Second insulating film (3), (
4) The thin film transistor of the present invention, which is composed of a semiconductor layer (5), a drain electrode (6), a source electrode (7), etc., is formed in such a manner that it is connected to the display electrode (8).
基板（１）上のゲート電極（２）の厚さは４０００人、
第１絶縁膜（３）の厚さは３０００人、第２絶縁膜（４
）の厚さ１０００人、半導体層（５）の厚さ１０００人
、ドレイン電極（６）、ソース電極（７）の厚さ１μｍ
、表示電極（８）の厚さ１０００人程度付着成される。The thickness of the gate electrode (2) on the substrate (1) is 4000 mm,
The thickness of the first insulating film (3) is 3000, and the thickness of the second insulating film (4
) thickness of 1000 mm, semiconductor layer (5) thickness of 1000 mm, drain electrode (6), source electrode (7) thickness of 1 μm.
, the thickness of the display electrode (8) is about 1000.
次に上述した如き本発明品の製造工程について説明する
。第３図（イ）〜（へ）は本発明の製造工程を示す説明
図であり、先ず、第３図（イ）に示す如くガラス製の基
板（１）上にスパッタリング法等により、Ｃｒを１５０
０人程度付着させた後、Ｃｒを所望形状にエツチングし
てゲート電極（２）を形成する。Next, the manufacturing process of the product of the present invention as described above will be explained. FIGS. 3(A) to 3(F) are explanatory diagrams showing the manufacturing process of the present invention. First, as shown in FIG. 3(A), Cr is deposited on a glass substrate (1) by sputtering or the like. 150
After about 0 layers are deposited, Cr is etched into a desired shape to form a gate electrode (2).
次に第３図（ロ）に示す如く、ゲート電極（２）上にプ
ラズマＣＶＤの供給ガスを連続して切り替える、所謂、
連続プラズマＣＶＤ法により、ＳｉＮｘよりなる第１お
よび第２の絶縁膜（３） 、 （４＞を３０００人、１
０００人の厚さ、ａ−５ｉ（アモルファスシリコン）よ
りなる半導体層（５）を１０００人の厚さ、ＳｉＮｘよ
りなるパッシベーション膜を１０００人の厚さ積層し、
その後、パッシベーション膜をエツチングして選択され
たチャンネルパッシベーション（５ａ）を形成する。Next, as shown in FIG. 3(b), the so-called plasma CVD supply gas is continuously switched on the gate electrode (2).
The first and second insulating films (3) and (4) made of SiNx were formed by continuous plasma CVD using 3000 people and 1
A semiconductor layer (5) made of a-5i (amorphous silicon) is laminated to a thickness of 1,000 people, a passivation film made of SiNx is laminated to a thickness of 1,000 people,
Thereafter, the passivation film is etched to form the selected channel passivation (5a).
本発明の特徴とするところは連続プラズマＣｖＤ法にお
いてＳｉＮｘよりなる第１の絶縁膜（３）と第２の絶縁
膜（４）とのＮＨｉ／５ｉＨａ流量比、Ｒ，Ｆ、パワー
、圧力および成膜温度等の所謂、成膜パラメータを異な
らしめるところにある。更に述べると成膜パラメータを
異ならしめることにより、第１の絶縁膜（３）のエツチ
ングレートを第２の絶縁膜（４）のエツチングレートよ
り小さく設定させるところにある。The features of the present invention include the NHi/5iHa flow rate ratio, R, F, power, pressure, and The so-called film formation parameters such as film temperature are made different. More specifically, by varying the film formation parameters, the etching rate of the first insulating film (3) can be set lower than the etching rate of the second insulating film (4).
上述した成膜パラメータの中で最もスルーブツトを下げ
ずにエツチングレートを変えることができるものはＮＨ
ｓ／ＳｉＨ４流量比である。Among the film formation parameters mentioned above, the one that allows the etching rate to be changed most without lowering the throughput is NH.
s/SiH4 flow rate ratio.
第４図はＮｕｓ／ ＳｉＨ４流量比を変化させた時のエ
ツチングレートを示した特性図である。第４図から明ら
かな如く、ＮＨｊ／ＳｉＨ４流量比を小さくするとＳｉ
Ｎｘ膜のエツチングレートが大幅に減少していることが
わかる。これはＮＨ３／ ５ＩＨ４流量比を小さくする
ことにより形成されるＳｉ −Ｓｉボンドが多くなり、
ＢＨＦ系のエッチャントではエツチングされにくくなる
ためである。FIG. 4 is a characteristic diagram showing the etching rate when the Nus/SiH4 flow rate ratio is changed. As is clear from Fig. 4, when the NHj/SiH4 flow rate ratio is decreased, Si
It can be seen that the etching rate of the Nx film is significantly reduced. This is because by reducing the NH3/5IH4 flow rate ratio, more Si-Si bonds are formed.
This is because it is difficult to be etched with a BHF-based etchant.
次に第３図（ハ）に示す如く、チャンネルパッシベーシ
ョン（５ａ）上にｎ”ａ−５ｉ（５０）をブラズ７ＣＶ
Ｄ法等によって５００人程鹿の厚みで成膜する。Next, as shown in FIG.
A film is formed to a thickness of about 500 people using the D method.
次に第３図（ニ）に示す如く、ｎ”ａ −５ｉ（５０）
およびａ−５ｉ（５）をエツチングしてゲート電極（２
）上にａ −５ｉ（５）のアイランドを形成する。Next, as shown in Figure 3 (d), n”a −5i(50)
and a-5i (5) to etch the gate electrode (2).
) to form an island of a -5i (5).
次に第３図（ホ）に示す如く、基板（１）上にＩＴＯを
スパッタ等により成膜し、表示領域となる部分のみにＩ
ＴＯを残すようにエツチングして表示用電極（８）を形
成する。Next, as shown in FIG. 3(e), ITO is formed on the substrate (1) by sputtering or the like, and only the portion that will become the display area is exposed to the ITO film.
A display electrode (8) is formed by etching so as to leave the TO.
最後に第３図（へ）に示す如く、基板（１）上にＴｉ。Finally, as shown in FIG. 3(f), Ti is deposited on the substrate (1).
Ａ１をスパッタ等で成膜し、Ｉｉ 、 Ａｌおよびｎ”
ａ−５ｉをエツチングしてソース電極（７）およびドし
イン電極（６）を形成する。A1 is formed into a film by sputtering etc., and Ii, Al and n''
A-5i is etched to form a source electrode (7) and a drain electrode (6).
斯る本発明に依れば２層ゲート絶縁膜の下層となる第１
の絶縁膜（３）のエツチングレートを上層となる第２の
絶縁膜（４）のエッチングレートより小さく設定するこ
とにより、パッシベーションエツチングおよびスライド
エツチング時のＢＨＦ系エッチャントにより、従来発生
していたドレイン−ゲート間ショートを著しく抑制する
ことができる。According to the present invention, the first layer which is the lower layer of the two-layer gate insulating film is
By setting the etching rate of the second insulating film (3) lower than the etching rate of the second insulating film (4), which is the upper layer, the drain- Short circuits between gates can be significantly suppressed.
（ト）発明の効果
以上に詳述した如く、本発明に依れば、２層ゲート絶縁
膜の下層の第１の絶縁膜（３）のエッチングレートを上
層の第２の絶縁膜（４）のエツチングレートよりも小さ
くすることにより、ドレイン−ゲート間ショートを著し
く抑制することができる。この結果信頼性を著しく向上
したＬＣＤＴＶを提供することができる。また、本発明
では特に大型ＬＣＤＴＶにおいて有効である。(G) Effects of the Invention As described in detail above, according to the present invention, the etching rate of the first insulating film (3) in the lower layer of the two-layer gate insulating film is lower than that of the second insulating film (4) in the upper layer. By making the etching rate lower than the etching rate, drain-gate short circuits can be significantly suppressed. As a result, an LCD TV with significantly improved reliability can be provided. Further, the present invention is particularly effective for large-sized LCD TVs.
更に本発明では従来の製造工程をそのまま使用すること
ができるため製造工程数が増加することはない。Furthermore, in the present invention, the conventional manufacturing process can be used as is, so the number of manufacturing processes does not increase.
第１［５！０は本発明に係るアクティブマトリックス型
の液晶表示装置の一部を示す模式的平面図、第２図は第
１図のＩＦ−Ｉ線による拡大断面図、第３図（イ）乃至
（へ）は本発明の製造工程図を示す断面図、第４図はＮ
Ｈｎ／ＳｉＨ４流量比による特性図、第５図は従来の液
晶表示装置の一部を示す拡大平面図、第６図はＩＸ−Ｉ
Ｘ線による拡大断面図、第７図は従来の製造工程を示す
断面図である。
（１）・・・ガラス基板、 （２〉・・・ゲート電極、
（３〉（４）・・・第１および第２の絶縁膜、 （５
）・・・半導体層、 （６）・・・ドレイン電極、
（７）・・・ソース電極。1 [5!0 is a schematic plan view showing a part of the active matrix type liquid crystal display device according to the present invention, FIG. 2 is an enlarged sectional view taken along the IF-I line in FIG. 1, and FIG. ) to (f) are cross-sectional views showing manufacturing process diagrams of the present invention, and FIG.
Characteristic diagram based on Hn/SiH4 flow rate ratio, Figure 5 is an enlarged plan view showing part of a conventional liquid crystal display device, Figure 6 is IX-I
FIG. 7 is an enlarged cross-sectional view taken by X-rays, and is a cross-sectional view showing a conventional manufacturing process. (1)...Glass substrate, (2>...Gate electrode,
(3>(4)...first and second insulating films, (5
)...Semiconductor layer, (6)...Drain electrode,
(7) Source electrode.
Claims (5)
電極上に絶縁膜を隔てて半導体層を形成し、前記半導体
層上にドレイン電極およびソース電極を相互に離間させ
て形成した薄膜トランジスタにおいて、 前記絶縁膜を少なくとも２層積層し且つ夫々の前記絶縁
膜のエッチングレートを異ならしめて構成したことを特
徴とする薄膜トランジスタ。(1) In a thin film transistor in which a gate electrode is formed on an insulating substrate, a semiconductor layer is formed on the gate electrode with an insulating film interposed therebetween, and a drain electrode and a source electrode are formed on the semiconductor layer at a distance from each other. . A thin film transistor, characterized in that the insulating films are stacked in at least two layers, and each of the insulating films has a different etching rate.
イド（ＳｉＮ＿ｘ）を用いたことを特徴とする請求項１
記載の薄膜トランジスタ。(2) Claim 1 characterized in that nitride (SiN_x) is used for the first layer and the second layer of the insulating film.
The thin film transistor described.
の絶縁膜上に形成される前記第２の絶縁膜のエッチング
レートより小さく設定されていることを特徴とする請求
項２記載の薄膜トランジスタ。(3) The etching rate of the first insulating film is the same as the etching rate of the first insulating film.
3. The thin film transistor according to claim 2, wherein the etching rate is set lower than the etching rate of the second insulating film formed on the second insulating film.
を成膜する工程と、 前記第１の絶縁膜上に前記第１の絶縁膜のエッチングレ
ートより小さい第２の絶縁膜を成膜する工程と、 前記第２の絶縁膜上のチャネルとなる領域部分に半導体
層を形成する工程と、 前記半導体層上にソース電極およびドレイン電極を相互
に離間させて形成する工程とを備えたことを特徴とする
薄膜トランジスタの製造方法。(4) forming a gate electrode on an insulating substrate; forming a first insulating film on the insulating substrate including the gate electrode; and forming the first insulating film on the first insulating film. forming a second insulating film with an etching rate lower than the etching rate of the insulating film; forming a semiconductor layer on the second insulating film in a region that will become a channel; and forming a source electrode and a source electrode on the semiconductor layer. 1. A method for manufacturing a thin film transistor, comprising the step of forming drain electrodes spaced apart from each other.
ｉＮ＿ｘ）を用いたことを特徴とする請求項４記載の薄
膜トランジスタの製造方法。(5) The first and second insulating films are made of nitride (S
5. The method for manufacturing a thin film transistor according to claim 4, wherein a thin film transistor (iN_x) is used.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337367A JPH03196678A (en) | 1989-12-26 | 1989-12-26 | Thin film transistor and manufacture of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337367A JPH03196678A (en) | 1989-12-26 | 1989-12-26 | Thin film transistor and manufacture of the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196678A true JPH03196678A (en) | 1991-08-28 |
Family
ID=18307956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337367A Pending JPH03196678A (en) | 1989-12-26 | 1989-12-26 | Thin film transistor and manufacture of the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196678A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398152A (en) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | Thin film transistor |
| JPH0240961A (en) * | 1988-07-29 | 1990-02-09 | Matsushita Electric Ind Co Ltd | Semiconductor device |
-
1989
- 1989-12-26 JP JP1337367A patent/JPH03196678A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398152A (en) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | Thin film transistor |
| JPH0240961A (en) * | 1988-07-29 | 1990-02-09 | Matsushita Electric Ind Co Ltd | Semiconductor device |
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