JP2001159764A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
- Publication number
- JP2001159764A JP2001159764A JP34381199A JP34381199A JP2001159764A JP 2001159764 A JP2001159764 A JP 2001159764A JP 34381199 A JP34381199 A JP 34381199A JP 34381199 A JP34381199 A JP 34381199A JP 2001159764 A JP2001159764 A JP 2001159764A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- film
- signal line
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、液晶表示素子、特
に、薄膜トランジスタを使用したアクティブマトリック
ス型液晶表示素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly to an active matrix type liquid crystal display device using thin film transistors.
【0002】[0002]
【従来の技術】近年、薄膜トランジスタを使用したアク
ティブマトリックス型液晶表示素子が、液晶表示パネ
ル、あるいは液晶表示装置として商品化されている。例
えば、図4に、液晶表示デバイスの一般的な液晶表示素
子の一画素とその周辺を示す要部平面図を示す。なお、
この従来例では、薄膜トランジスタとして、エッチング
ストッパーがソース電極とドレイン電極との間に設けら
れた逆スタガ型構造のトランジスタを使用している。2. Description of the Related Art In recent years, active matrix type liquid crystal display devices using thin film transistors have been commercialized as liquid crystal display panels or liquid crystal display devices. For example, FIG. 4 is a plan view of a main part showing one pixel of a general liquid crystal display element of a liquid crystal display device and its periphery. In addition,
In this conventional example, an inverted staggered transistor in which an etching stopper is provided between a source electrode and a drain electrode is used as a thin film transistor.
【0003】1は、走査信号線から延びている配線で、
トランジスタ構造のゲート電極に当たる。また、ゲート
電極1は、金属薄膜からなり、光を透過する膜厚を有す
る。例えば、ゲート電極1はAl膜からなり、150n
mの膜厚を有する。2は、映像信号線から延びている配
線で、トランジスタ構造のソース電極に当たる。また、
3は、トランジスタ構造のドレイン電極に当たり、例え
ば、ソース電極2とドレイン電極3とは膜厚400nm
のAl金属から形成される。4は、トランジスタの能力
を決定するエッチングストッパーで、例えば、SiN膜
からなり、100nmの膜厚を有する。8は、ゲート電
極1の前段ゲートに対して容量を設けるための前段ゲー
ト容量パターンである。前段ゲート容量8は、ソース電
極2やドレイン電極3と同様にAl膜からなり、その膜
厚は400nmである。9は、画素電極であり、iT0
膜で形成している。また、11はゲートエッジ部であ
り、プロセス形成上、後述するa−Si膜6が残存し得
る部分である。[0003] 1 is a wiring extending from the scanning signal line,
It corresponds to the gate electrode of the transistor structure. The gate electrode 1 is made of a metal thin film and has a thickness that allows light to pass through. For example, the gate electrode 1 is made of an Al film and has a thickness of 150 n.
m. Reference numeral 2 denotes a wiring extending from the video signal line and corresponds to a source electrode of a transistor structure. Also,
3 corresponds to the drain electrode of the transistor structure. For example, the source electrode 2 and the drain electrode 3 have a thickness of 400 nm.
Of Al metal. Reference numeral 4 denotes an etching stopper for determining the performance of the transistor, which is made of, for example, a SiN film and has a thickness of 100 nm. Reference numeral 8 denotes a former gate capacitance pattern for providing a capacitance to the former gate of the gate electrode 1. The former gate capacitor 8 is made of an Al film similarly to the source electrode 2 and the drain electrode 3, and has a thickness of 400 nm. 9 is a pixel electrode, iT0
It is formed of a film. Reference numeral 11 denotes a gate edge portion, which is a portion where an a-Si film 6, which will be described later, may remain due to process formation.
【0004】図5は、図4のA−A’切断線に沿った断
面図である。図5において、5は、ゲート絶縁膜であ
り、例えば、SiN膜からなり、膜厚は200nmであ
る。6は、a−Si膜からなる半導体層であり、50n
mの膜厚を有する。7は、n+a−Si膜で、膜厚は5
0nmであり、a−Si膜6とソース電極2、あるいは
a−Si膜6とドレイン電極3のオーミックコンタクト
を形成するために設けられている。10は、ガラス基板
である。ゲート絶縁膜5とa−Si膜6とエッチングス
トッパー4とは、連続成膜であり、プラズマCVDを使
用して成膜される。FIG. 5 is a sectional view taken along the line AA 'in FIG. In FIG. 5, reference numeral 5 denotes a gate insulating film, which is made of, for example, a SiN film and has a thickness of 200 nm. Reference numeral 6 denotes a semiconductor layer made of an a-Si film,
m. 7 is an n + a-Si film having a thickness of 5
0 nm, which is provided for forming an ohmic contact between the a-Si film 6 and the source electrode 2 or between the a-Si film 6 and the drain electrode 3. 10 is a glass substrate. The gate insulating film 5, the a-Si film 6, and the etching stopper 4 are formed continuously by plasma CVD.
【0005】但し、ゲートエッジ部11では、a−Si
膜6が垂直方向に100nmから250nmの膜厚で堆
積している。その後、エッチングストッパー4をパター
ニングした後、n+a−Si膜7をプラズマCVDで形
成する。ここでも、ゲートエッジ部11では、n+a−
Si膜7が垂直方向に100nmから250nmの膜厚
で堆積している。(図6に、ゲートエッジ部の切断線B
−B’に沿った断面図を示す。) そして、ソース電極2とドレイン電極3のAl膜を成膜
する。その後、ソース電極2とドレイン電極3のパター
ンニングを行い、図5に示す断面形状に形成する。ゲー
ト電極1のエッジ断面形状は、ほぼ60度の角度で形成
し、上記ソース電極2とドレイン電極3のパターンニン
グエッチング方法は、ゲートエッジ部11にa−Si膜
6が残らないようにオーバーエッチ条件で行っている。However, in the gate edge portion 11, a-Si
The film 6 is vertically deposited to a thickness of 100 to 250 nm. Then, after patterning the etching stopper 4, an n + a-Si film 7 is formed by plasma CVD. Again, at the gate edge 11, n + a-
The Si film 7 is deposited in a thickness of 100 to 250 nm in the vertical direction. (FIG. 6 shows a cutting line B at the gate edge portion.
FIG. 4 shows a cross-sectional view along the line −B ′. Then, the Al films of the source electrode 2 and the drain electrode 3 are formed. Thereafter, patterning of the source electrode 2 and the drain electrode 3 is performed to form a cross-sectional shape shown in FIG. The cross-sectional shape of the edge of the gate electrode 1 is formed at an angle of about 60 degrees, and the patterning etching method of the source electrode 2 and the drain electrode 3 is performed by overetching so that the a-Si film 6 does not remain at the gate edge portion 11. Going on condition.
【0006】[0006]
【発明が解決しようとする課題】上記の従来の方法で
は、半導体基板面積がある程度小さければ、ゲート電極
1のテーパ形状や、ソース電極2とドレイン電極3のパ
ターンニングエッチング条件のオーバーエッチ条件によ
り、ゲートエッジ部11にa−Si膜6が残存しないよ
うにすることで、設計通りのトランジスタが形成され
る。しかしながら、半導体基板面積が大きくなり、断面
方向の加工精度が悪くなると、従来のような平面パター
ンであれば、ゲートエッジ部11にa−Si膜6が残存
して、これにより、ソース電極とドレイン電極の間に寄
生トランジスタが形成され、寄生電流の経路が形成され
るため、設計通りの電気的特性を有するトランジスタが
形成できなくなる。In the conventional method described above, if the semiconductor substrate area is small to some extent, the taper shape of the gate electrode 1 and the overetching condition of the patterning etching condition of the source electrode 2 and the drain electrode 3 are required. By preventing the a-Si film 6 from remaining on the gate edge portion 11, a transistor as designed is formed. However, if the area of the semiconductor substrate is increased and the processing accuracy in the cross-sectional direction is deteriorated, the a-Si film 6 remains at the gate edge portion 11 with a conventional planar pattern. Since a parasitic transistor is formed between the electrodes and a path of a parasitic current is formed, a transistor having electrical characteristics as designed cannot be formed.
【0007】また、今後、半導体基板面積が大きくなら
なくても、形成する映像信号線の単位面積当たりの本数
が増えたり、映像信号線と走査信号線に割り与える単位
面積が狭くなったりすると、ゲート電極1の線幅が小さ
くなり、テーパ形状を形成することが困難になる。In the future, even if the semiconductor substrate area does not increase, if the number of video signal lines to be formed per unit area increases or the unit area allocated to the video signal lines and the scanning signal lines decreases, The line width of the gate electrode 1 becomes small, and it becomes difficult to form a tapered shape.
【0008】また、ソース電極2とドレイン電極3のパ
ターンニングエッチング条件の選択幅がなくなり、オー
バーエッチ条件が設定できなくなることも、今後は考え
られる。Further, it is conceivable that the selection range of the patterning etching conditions for the source electrode 2 and the drain electrode 3 may be lost and the overetch condition may not be set.
【0009】そこで、本発明は、上記従来の問題点を解
決するもので、ソース電極とドレイン電極の間に寄生ト
ランジスタが形成されるのを防止し、生産コストを上げ
ることなく、歩留まりを向上させた液晶表示素子を提供
することを目的とする。Accordingly, the present invention solves the above-mentioned conventional problems and prevents a parasitic transistor from being formed between a source electrode and a drain electrode, thereby improving the yield without increasing the production cost. It is an object of the present invention to provide a liquid crystal display device.
【0010】[0010]
【課題を解決するための手段】前記の目的を達成するた
め、本発明の液晶表示素子は、複数本の走査信号線と、
前記走査信号線と交差して設けられた映像信号線と、前
記走査信号線と前記映像信号線に囲まれて配置された画
素電極と、前記走査信号線と前記映像信号線との交点に
配置され、前記走査信号線に接続されたゲート電極、前
記映像信号線に接続されたソース電極、および前記画素
電極に接続されたドレイン電極を有する薄膜トランジス
タとを備えた液晶表示素子であって、前記ゲート電極
は、前記ソース電極と前記ドレイン電極が平行に延伸す
る長手方向で、前記ソース電極と前記ドレイン電極の間
で前記画素電極に向かって突出するゲートエッジ部を有
することを特徴とする。To achieve the above object, a liquid crystal display device according to the present invention comprises a plurality of scanning signal lines,
A video signal line provided to intersect with the scanning signal line; a pixel electrode disposed so as to be surrounded by the scanning signal line and the video signal line; and a pixel electrode disposed at an intersection of the scanning signal line and the video signal line. A liquid crystal display device comprising: a thin film transistor having a gate electrode connected to the scanning signal line, a source electrode connected to the video signal line, and a drain electrode connected to the pixel electrode. The electrode has a gate edge portion protruding toward the pixel electrode between the source electrode and the drain electrode in a longitudinal direction in which the source electrode and the drain electrode extend in parallel.
【0011】前記液晶表示素子において、前記ゲートエ
ッジ部は、少なくとも120°の角度を有するゲートコ
ーナー部を備えることが好ましい。In the liquid crystal display device, it is preferable that the gate edge has a gate corner having an angle of at least 120 °.
【0012】上記構成によれば、ゲートエッジ部に平面
パターンで角度をつけたゲートコーナー部を設けること
により、ゲートコーナー部がそこに形成されるa−Si
膜の電気的接続を切断することで、ソース電極とドレイ
ン電極の間に寄生トランジスタが形成されて寄生電流が
流れるのを防止することができ、ゲート電極のテーパ形
状やソース電極とドレイン電極のパターンニングエッチ
ング条件のオーバーエッチ条件がなくても、プロセス条
件のばらつきがあっても、また、半導体基板が大きくな
っても、設計通りの電気的特性を有する薄膜トランジス
タを形成することが可能になる。これにより、生産コス
トを上げることなく、歩留まりを向上させることが可能
になる。According to the above configuration, the gate corner is formed at the gate edge at an angle with a plane pattern, so that the gate corner is formed on the a-Si.
By disconnecting the electrical connection of the film, a parasitic transistor is formed between the source electrode and the drain electrode to prevent a parasitic current from flowing, and the tapered shape of the gate electrode and the pattern of the source electrode and the drain electrode can be prevented. Even if there is no over-etching condition of the thinning etching condition, there is a variation in the process condition, and even if the semiconductor substrate becomes large, it is possible to form a thin film transistor having the designed electrical characteristics. As a result, it is possible to improve the yield without increasing the production cost.
【0013】[0013]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0014】図1は、本発明の一つの実施形態による液
晶表示素子の一画素とその周辺を示す要部平面図であ
り、図2は、図1のA−A’切断線に沿った断面図であ
り、図3は、図1のゲートエッジ部11を部分的に拡大
した平面図である。なお、本実施形態の説明において、
薄膜トランジスタとして、逆スタガ型エッチングストッ
パー構造のトランジスタを用いるものとする。FIG. 1 is a plan view of an essential part showing one pixel of a liquid crystal display device according to one embodiment of the present invention and its periphery, and FIG. 2 is a cross-sectional view taken along the line AA 'in FIG. FIG. 3 is a plan view in which the gate edge portion 11 of FIG. 1 is partially enlarged. In the description of the present embodiment,
As the thin film transistor, a transistor having an inverted staggered etching stopper structure is used.
【0015】図1において、1はゲート電極であり、走
査信号線から延びている配線である。また、ゲート電極
1は、例えば、Al膜からなり、150nmの膜厚を有
する。2は、ソース電極であり、映像信号線から延びて
いる配線である。また、3は、ドレイン電極であり、例
えば、ソース電極2とドレイン電極3とは400nmの
膜厚のAl金属から形成される。4は、トランジスタの
能力を決定するエッチングストッパーパターンで、例え
ば、SiN膜からなり、100nmの膜厚を有する。8
は、ゲート電極1の前段ゲートに対して容量を設けるた
めの前段ゲート容量パターンである。前段ゲート容量パ
ターン8は、ソース電極2やドレイン電極3と同様にA
l膜からなり、400nmの膜厚を有する。9は、画素
電極であり、iT0膜で形成している。また、11は、
ソース電極2とドレイン電極3の間で画素電極9に向か
って突出するゲートエッジ部であり、プロセス形成上、
後述するa−Si膜6が残存し得る部分である。In FIG. 1, reference numeral 1 denotes a gate electrode, which is a wiring extending from a scanning signal line. The gate electrode 1 is made of, for example, an Al film and has a thickness of 150 nm. Reference numeral 2 denotes a source electrode, which is a wiring extending from the video signal line. Reference numeral 3 denotes a drain electrode. For example, the source electrode 2 and the drain electrode 3 are formed of an Al metal having a thickness of 400 nm. Reference numeral 4 denotes an etching stopper pattern for determining the performance of the transistor, which is made of, for example, a SiN film and has a thickness of 100 nm. 8
Is a pre-stage gate capacitance pattern for providing capacitance to the pre-stage gate of the gate electrode 1. The former-stage gate capacitance pattern 8 has the same structure as the source electrode 2 and the drain electrode 3,
1 film having a thickness of 400 nm. Reference numeral 9 denotes a pixel electrode, which is formed of an iT0 film. 11 is
A gate edge protruding between the source electrode 2 and the drain electrode 3 toward the pixel electrode 9.
This is a portion where an a-Si film 6 described later can remain.
【0016】図2において、5は、ゲート絶縁膜であ
り、SiN膜からなり、400nmの膜厚を有する。6
は、a−Si膜であり、50nmの膜厚を有する。7
は、n+a−Si膜であり、50nmの膜厚を有し、a
−Si膜6とソース電極2あるいは、a−Si膜6とド
レイン電極3のオーミックコンタクトを形成するために
設けられている。10はガラス基板である。In FIG. 2, reference numeral 5 denotes a gate insulating film, which is made of a SiN film and has a thickness of 400 nm. 6
Is an a-Si film having a thickness of 50 nm. 7
Is an n + a-Si film having a thickness of 50 nm;
It is provided for forming an ohmic contact between the -Si film 6 and the source electrode 2 or between the a-Si film 6 and the drain electrode 3. Reference numeral 10 denotes a glass substrate.
【0017】次に、上記構成の各膜を形成するプロセス
について説明する。Next, a process for forming each of the above films will be described.
【0018】まず、ガラス基板10の上にAlをスパッ
ター成膜で形成し、フォトリソグラフィー手法とエッチ
ング手法を駆使し、断面エッジ部を60°のテーパを付
けてゲート電極1を加工する。次に、ゲート絶縁膜5、
a−Si膜6、およびエッチングストッパー4を、プラ
ズマCVD真空装置の中で連続成膜により形成する。そ
の後、エッチングストッパー4についてのみ、上記と同
様のフォトリソグラフィー手法とエッチング手法を駆使
してパターニングを行う。その後、a−Si膜6の表面
の酸化物を除去し、n+a−Si膜7を、プラズマCV
D真空装置の中で、a−Si膜6とのオーミックコンタ
クトを形成できるように成膜する。最後に、ソース電極
2とドレイン電極3のAl薄膜をスパッター装置で40
0nmの膜厚に成膜し、上記と同様のフォトリソグラフ
ィー手法とエッチング手法で、トランジスター部ではA
l金属とn+a−Si膜7を浸食させ、それ以外の部分
はAl金属とn+a−Si膜7とa−Si膜6を侵食さ
せる。First, Al is formed on the glass substrate 10 by sputtering, and the gate electrode 1 is processed by making use of a photolithography technique and an etching technique to taper the cross-sectional edge portion by 60 °. Next, the gate insulating film 5,
The a-Si film 6 and the etching stopper 4 are formed by continuous film formation in a plasma CVD vacuum apparatus. After that, patterning is performed only on the etching stopper 4 using the same photolithography method and etching method as described above. Thereafter, the oxide on the surface of the a-Si film 6 is removed, and the n + a-Si film 7 is
The film is formed in a D vacuum apparatus so that an ohmic contact with the a-Si film 6 can be formed. Finally, the Al thin films of the source electrode 2 and the drain electrode 3 are subjected to 40
A film is formed to a thickness of 0 nm, and a photolithography method and an etching method similar to the above are used.
The 1 metal and the n + a-Si film 7 are eroded, and other portions erode the Al metal and the n + a-Si film 7 and the a-Si film 6.
【0019】図3は、図1のゲートエッジ部11の拡大
図であり、従来の技術として図6に示したように、ゲー
トテーパ部の上のゲート絶縁膜5のエッジ部に、a−S
i膜6が残存している様子を示している。12は、ゲー
トエッジ部11に設けられたゲートコーナー部である。
13は、上記a−Si膜6の残査である。残査a−Si
膜13はゲートエッジ部11のゲート直線部14には残
存しているが、ゲートコーナー部12には断線部が走
り、残存していない。これにより、ソース電極2とドレ
イン電極3の電圧差が生じ、ゲートエッジ部11に電圧
差が生じても電流が流れることはなくなる。よって、ト
ランジスタの寄生電流を排除することができる。FIG. 3 is an enlarged view of the gate edge portion 11 of FIG. 1. As shown in FIG. 6, as a conventional technique, a-S is applied to the edge portion of the gate insulating film 5 above the gate taper portion.
This shows a state in which the i film 6 remains. Reference numeral 12 denotes a gate corner provided at the gate edge 11.
Reference numeral 13 denotes a residue of the a-Si film 6. Residual a-Si
The film 13 remains in the gate straight portion 14 of the gate edge portion 11, but the broken portion runs in the gate corner portion 12 and does not remain. As a result, a voltage difference occurs between the source electrode 2 and the drain electrode 3, and no current flows even if a voltage difference occurs at the gate edge portion 11. Therefore, a parasitic current of the transistor can be eliminated.
【0020】なお、本実施形態において、ゲート電極1
をAl膜で形成し、ソース電極2とドレイン電極3を膜
厚400nmのAl金属で形成したが、薄膜トランジス
タ構造であれば、Al合金やその他の低抵抗金属合金を
用いて形成したとしても、本発明と同様な効果が得られ
る。In this embodiment, the gate electrode 1
Was formed of an Al film, and the source electrode 2 and the drain electrode 3 were formed of an Al metal having a thickness of 400 nm. However, in the case of a thin film transistor structure, even if it was formed using an Al alloy or another low-resistance metal alloy, The same effect as the invention can be obtained.
【0021】また、本実施形態では、逆スタガ型エッチ
ングストッパー構造の薄膜トランジスタについて説明し
たが、それ以外の構造、例えば、チャンネルエッチング
構造の薄膜トランジスタでも本発明と同様な効果が得ら
れる。In this embodiment, a thin film transistor having an inverted staggered etching stopper structure has been described. However, other structures, for example, a thin film transistor having a channel etching structure can provide the same effects as those of the present invention.
【0022】[0022]
【発明の効果】以上説明したように、本発明の液晶表示
素子によれば、ソース電極とドレイン電極の間に寄生ト
ランジスタが発生するのを防止することができ、工程数
を増やすことなく、生産コストも上げずに歩留まりを向
上させることが可能になる。As described above, according to the liquid crystal display device of the present invention, it is possible to prevent the occurrence of a parasitic transistor between the source electrode and the drain electrode, and to reduce the number of steps without increasing the number of steps. The yield can be improved without increasing the cost.
【図1】 本発明の一つの実施形態による液晶表示素子
の一画素とその周辺を示す要部平面図FIG. 1 is a main part plan view showing one pixel of a liquid crystal display element according to one embodiment of the present invention and the periphery thereof;
【図2】 図1のA−A’切断線に沿った断面図FIG. 2 is a cross-sectional view taken along the line A-A ′ of FIG. 1;
【図3】 図1のゲートエッジ部11を部分的に拡大し
た平面図FIG. 3 is a partially enlarged plan view of a gate edge portion 11 of FIG. 1;
【図4】 従来の液晶表示素子の一画素とその周辺を示
す要部平面図FIG. 4 is a main part plan view showing one pixel of a conventional liquid crystal display element and the periphery thereof;
【図5】 図4のA−A’切断線に沿った断面図FIG. 5 is a sectional view taken along the line A-A ′ of FIG. 4;
【図6】 図4のB−B’切断線に沿った断面図FIG. 6 is a sectional view taken along section line B-B ′ of FIG. 4;
1 ゲート電極 2 ソース電極 3 ドレイン電極 4 エッチングストッパー 5 ゲート絶縁膜 6 a−Si膜 7 n+a−Si膜 8 前段ゲート容量 9 画素電極 10 ガラス基板 11 ゲートエッジ部 12 ゲートコーナー部 13 残査a−Si膜 14 ゲート直線部 DESCRIPTION OF SYMBOLS 1 Gate electrode 2 Source electrode 3 Drain electrode 4 Etching stopper 5 Gate insulating film 6 a-Si film 7 n + a-Si film 8 First stage gate capacitance 9 Pixel electrode 10 Glass substrate 11 Gate edge part 12 Gate corner part 13 Residual a-Si Membrane 14 Gate straight section
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田窪 米治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 浅田 智 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 前田 宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 2H092 JA26 JA38 JA41 JB22 JB31 JB61 MA07 MA13 MA17 NA23 NA29 5C094 AA25 AA42 AA43 AA48 BA03 BA43 CA19 DA13 DB04 EA04 EA05 EA10 EB02 FA01 FB12 FB14 FB15 JA09 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Yoneharu Takubo 1006 Kadoma Kadoma, Osaka Pref. Matsushita Electric Industrial Co., Ltd. (72) Inventor Hiroshi Maeda 1006 Kazuma Kadoma, Kadoma City, Osaka Prefecture F-term in Matsushita Electric Industrial Co., Ltd. (reference) EA10 EB02 FA01 FB12 FB14 FB15 JA09
Claims (2)
と交差して設けられた映像信号線と、前記走査信号線と
前記映像信号線とに囲まれて配置された画素電極と、前
記走査信号線と前記映像信号線との交点に配置され、前
記走査信号線に接続されたゲート電極、前記映像信号線
に接続されたソース電極、および前記画素電極に接続さ
れたドレイン電極を有する薄膜トランジスタとを備えた
液晶表示素子において、 前記ゲート電極は、前記ソース電極と前記ドレイン電極
とが平行に延伸する長手方向に、前記ソース電極と前記
ドレイン電極との間から前記画素電極に向かって突出す
るゲートエッジ部を有することを特徴とする液晶表示素
子。A plurality of scanning signal lines, a video signal line provided to intersect with the scanning signal line, a pixel electrode surrounded by the scanning signal line and the video signal line, A gate electrode connected to the scanning signal line, a source electrode connected to the video signal line, and a drain electrode connected to the pixel electrode; In a liquid crystal display device including a thin film transistor, the gate electrode protrudes toward the pixel electrode from between the source electrode and the drain electrode in a longitudinal direction in which the source electrode and the drain electrode extend in parallel. A liquid crystal display device having a gate edge portion.
0°の角度を有するゲートコーナー部を備える請求項1
記載の液晶表示素子。2. The method according to claim 2, wherein the gate edge has at least 12
2. A gate corner portion having an angle of 0 °.
The liquid crystal display element as described in the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34381199A JP2001159764A (en) | 1999-12-02 | 1999-12-02 | Liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34381199A JP2001159764A (en) | 1999-12-02 | 1999-12-02 | Liquid crystal display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001159764A true JP2001159764A (en) | 2001-06-12 |
Family
ID=18364427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34381199A Pending JP2001159764A (en) | 1999-12-02 | 1999-12-02 | Liquid crystal display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001159764A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6882375B2 (en) | 2001-05-16 | 2005-04-19 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for liquid crystal display |
KR100816205B1 (en) * | 2005-12-14 | 2008-03-21 | 우 옵트로닉스 코포레이션 | LCD and method of manufacturing the same |
-
1999
- 1999-12-02 JP JP34381199A patent/JP2001159764A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6882375B2 (en) | 2001-05-16 | 2005-04-19 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for liquid crystal display |
US7791681B2 (en) | 2001-05-16 | 2010-09-07 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for liquid crystal display |
US8576346B2 (en) | 2001-05-16 | 2013-11-05 | Samsung Display Co., Ltd. | Thin film transistor array substrate for liquid crystal display |
US8736780B2 (en) | 2001-05-16 | 2014-05-27 | Samsung Display Co., Ltd. | Thin film transistor array substrate for liquid crystal display |
KR100816205B1 (en) * | 2005-12-14 | 2008-03-21 | 우 옵트로닉스 코포레이션 | LCD and method of manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5867233A (en) | Active matrix liquid crystal display substrate with island structure covering break in signal bus line and method of producing same | |
JP2738289B2 (en) | Manufacturing method of liquid crystal display device | |
JP3281167B2 (en) | Method for manufacturing thin film transistor | |
JP3413000B2 (en) | Active matrix liquid crystal panel | |
US7170571B2 (en) | Liquid crystal display device with double metal layer source and drain electrodes and fabricating method thereof | |
US5981972A (en) | Actived matrix substrate having a transistor with multi-layered ohmic contact | |
US6654074B1 (en) | Array substrate for liquid crystal display device with shorting bars external to a data pad and method of manufacturing the same | |
KR20010081250A (en) | Liquid crystal display and method for fabricating the same | |
JP2596949B2 (en) | Manufacturing method of liquid crystal display device | |
US5995174A (en) | Liquid crystal display apparatus with source/drain electrodes and pixel electrode formed by the same material | |
JPH08236775A (en) | Film transistor, and its manufacture | |
JP4117369B2 (en) | Active matrix liquid crystal display device | |
JP2004064060A (en) | Thin film transistor and forming method of multilayer film pattern | |
JP2001159764A (en) | Liquid crystal display device | |
JP2002182245A (en) | Manufacturing method for active matrix substrate | |
KR100663288B1 (en) | Method for fabricating tft-lcd | |
JPH0864829A (en) | Semiconductor device and liquid crystal display using same | |
JPS62226668A (en) | Thin film transistor | |
JP2003046089A (en) | Thin film transistor, liquid crystal display, and method of manufacturing the thin film transistor | |
JP3265862B2 (en) | Liquid crystal display device and manufacturing method thereof | |
JPH01227127A (en) | Thin-film transistor array | |
JPH08297299A (en) | Thin-film transistor and liquid crystal display device using the same | |
JP2001264802A (en) | Matrix array substrate | |
JPH06252171A (en) | Manufacture of active matrix panel | |
KR20010109682A (en) | Fringe field switching mode lcd device and method for fabricating the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061109 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090804 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090804 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091201 |