JPH0864829A - Semiconductor device and liquid crystal display using same - Google Patents

Semiconductor device and liquid crystal display using same

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JPH0864829A
JPH0864829A JP19938894A JP19938894A JPH0864829A JP H0864829 A JPH0864829 A JP H0864829A JP 19938894 A JP19938894 A JP 19938894A JP 19938894 A JP19938894 A JP 19938894A JP H0864829 A JPH0864829 A JP H0864829A
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Japan
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gate electrode
semiconductor
electrode
end portion
semiconductor pattern
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JP19938894A
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Japanese (ja)
Inventor
Kenichi Hashimoto
Toshiteru Kaneko
Kenichi Kizawa
Tetsuo Minemura
哲郎 峯村
健一 橋本
寿輝 金子
賢一 鬼沢
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Publication date
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Abstract

PURPOSE: To improve the yield of fabrication of a TFT-liquid crystal display wherein a gate insulating layer 4 of a getting-over part to a gate electrode 2 can be prevented from cracking and shorting between the gate electrode 2 and a drain electrode 4 can be reduced. CONSTITUTION: There is provided a semiconductor device which includes a semiconductor pattern composed of a gate electrode 2, a gate insulating layer 4, and a semiconductor layer 5 on an insulating substrate 1, and further includes source and drain electrodes 8 formed to intersect the gate electrode 2 in the semiconductor pattern region. In the semiconductor device there are formed the gate electrode 2 where an electrode end is substantially tapered and the semiconductor pattern formed thereon where its end part is substantially tapered. Accordingly, a substantial tapering angle θg of the gate electrode is three time the substantial tapering angle θs . of the semiconductor pattern end or smaller(but, it should be less than 90 degree.).

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、薄膜トランジスタを含む半導体装置とこれを用いたアクティブマトリクス方式の液晶表示装置に関する。 The present invention relates to a liquid crystal display device of the semiconductor device and an active matrix system using the same that includes a thin film transistor.

【0002】 [0002]

【従来の技術】アクティブマトリクス方式の液晶表示装置は、表示パネルにマトリクス状に配列された複数の画素電極の各々に、対応して設けたスイッチング素子を有するもので、単に、時分割方式を採用している単純マトリクス方式に較べてコントラストがよく、特に、カラー表示には欠かせない技術となっている。 The liquid crystal display device of the prior art active matrix method, each of the plurality of pixel electrodes arranged in a matrix on the display panel, as it has a switching element provided corresponding simply adopt time division scheme contrast as compared with the simple matrix system that is better, especially, has become a technology that is indispensable to the color display.

【0003】アクティブマトリクス方式の液晶表示装置を実現する上で解決すべき課題の一つとして、ガラス等の透明基板上に薄膜トランジスタ(TFT),走査信号線,映像信号線,画素電極を形成した基板の製造コストの低減がある。 [0003] One of the problems to be solved in order to realize a liquid crystal display device of active matrix type, a thin film transistor (TFT) on a transparent substrate such as glass, the scanning signal lines, video signal lines, a substrate formed with the pixel electrode there is a reduction in the cost of production. これに関しては、特開昭62−3265 In this regard, JP-A-62-3265
1号公報にTFTの半導体層とゲート絶縁層とを、同一パターンで同時に形成することで、ホトリソグラフィ工数の低減を図ることが開示されている。 A semiconductor layer and a gate insulating layer of the TFT 1 discloses, by forming simultaneously in the same pattern, it is disclosed that reduce the photolithography steps.

【0004】 [0004]

【発明が解決しようとする課題】しかし、前記の方法では、TFTの半導体パターンのゲート電極への乗り越え部分において、半導体パターンの端部が平坦な面に比べてエッチング速度が速いため、半導体パターンに亀裂が生じ、半導体層とゲート電極間のリーク電流が大きくなり、また、その上部に形成されたソース,ドレイン電極とゲート電極との間で短絡(G/Dショート)し易いと云う問題があった。 [SUMMARY OF THE INVENTION However, in the above method, in overcoming part of the gate electrode of the semiconductor pattern of TFT, for faster etch rate than the end flat surface of the semiconductor pattern, a semiconductor pattern cracks occur, leakage current between the semiconductor layer and the gate electrode is increased, also the source formed thereon, the problem that the easy short (G / D short) between the drain electrode and the gate electrode was It was.

【0005】本発明の目的は、上記課題を解決しする電極構造の半導体装置とこれを用いた液晶表示装置を提供することにある。 An object of the present invention is to provide a liquid crystal display device using the same and a semiconductor device of the electrode structure of the above-mentioned problems are eliminated.

【0006】 [0006]

【課題を解決するための手段】上記目的を達成する本発明の要旨は知儀のとおりである。 Means for Solving the Problems The gist of the present invention to achieve the above object is as known Yi.

【0007】(1) 絶縁基板上にゲート電極、絶縁層および半導体層からなる半導体パターン、前記半導体パターン領域で前記ゲート電極と交差するよう形成されたソース,ドレイン電極を備えた半導体装置であって、電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された前記半導体パターンが形成されており、前記ゲート電極の順テーパ角θgが、前記半導体パターン端部の順テーパ角θsの3倍以下(但し、90°未満であること)となるよう構成されている半導体装置にある。 [0007] (1) a gate electrode on an insulating substrate, a semiconductor pattern consisting of an insulating layer and a semiconductor layer, a source which is formed to cross the gate electrode in the semiconductor pattern region, a semiconductor device having a drain electrode , said gate electrode in which the electrode end portion is forward tapered, the upper end portion is formed said semiconductor patterns which are sequentially tapered, the forward taper angle θg of the gate electrode, the semiconductor pattern the end portion 3 times or less (however, less than 90 °) of the forward taper angle θs in a semiconductor device that is configured to be.

【0008】(2)前記ゲート電極がTa,ITO,M [0008] (2) the gate electrode is Ta, ITO, M
oSi 2 ,TaSi 2 ,CrSi 2 ,WSi 2 ,TiN,T oSi 2, TaSi 2, CrSi 2 , WSi 2, TiN, T
aNから選ばれた材料で構成され、前記ゲート電極の順テーパ角θgが、前記半導体パターン端部の順テーパ角θsの2倍以下(但し、90°未満であること)となるよう構成されている半導体装置にある。 Consists of a material selected from aN, forward taper angle θg of the gate electrode, the double forward taper angle θs of the semiconductor pattern end or less (less than 90 °) is configured to be in the semiconductor device it is.

【0009】(3) 前記ゲート電極がCr,Mo, [0009] (3) the gate electrode is Cr, Mo,
W,Al,Cu,Au,Niから選ばれた材料で構成され、前記ゲート電極の順テーパ角θgが、前記半導体パターン端部の順テーパ角θsの3倍以下(但し、90° W, Al, Cu, Au, is composed of a material selected from Ni, forward taper angle θg of the gate electrode, 3 times or less of the forward taper angle θs of the semiconductor pattern end (however, 90 °
未満であること)となるよう構成されている半導体装置にある。 In a semiconductor device that is configured to be able) less than a it is.

【0010】(4) 前記ゲート電極の順テーパ角θg [0010] (4) the order of the gate electrode taper angle θg
が前記半導体パターン端部の順テーパ角θsの0.5〜 0.5 There forward taper angle θs of the semiconductor pattern end portion
3倍(但し、90°未満であること)である半導体装置にある。 3 times in a semiconductor device is (however, it is less than 90 °).

【0011】(5)前記ゲート電極の順テーパ角θgが10°〜40°である半導体装置にある。 [0011] (5) forward taper angle θg of the gate electrode is in the semiconductor device is 10 ° to 40 °.

【0012】(6) 電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された前記半導体パターンが形成されており、前記ゲート電極の下端部から上端部の後退距離(A)に対する膜厚(B) [0012] (6) the electrode ends and the gate electrode is forward tapered, the end portions on are formed the semiconductor patterns which are sequentially tapered, the upper portion from the lower portion of the gate electrode thickness for retraction distance (A) (B)
の比(テーパ比:B/A)が、前記半導体パターン端部のテーパ比(B'/A')の3倍以下となるよう構成されている半導体装置にある。 The ratio of (taper ratio: B / A) is in the semiconductor device configured 3 times or less and so as taper ratio of the semiconductor pattern end portion (B '/ A').

【0013】(7) 前記ゲート電極のテーパ比(B/ [0013] (7) taper ratio of the gate electrode (B /
A)が0.2〜0.8である半導体装置にある。 A) is in the semiconductor device is 0.2 to 0.8.

【0014】(8) 一対の基板の一方の基板上に交差して形成された複数の走査信号線と映像信号線との各交差点付近に配置され、ゲート電極が走査信号線と、ドレイン電極が映像信号線と、ソース電極が画素電極とにそれぞれ接続された薄膜トランジスタを備えた液晶表示装置において、電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された半導体パターンが形成されており、前記ゲート電極の順テーパ角θ [0014] (8) are disposed near each intersection between one plurality of scanning signal lines and the video signal lines formed to intersect on a substrate of the pair of substrates, and a gate electrode scanning signal line, a drain electrode and the video signal lines, the liquid crystal display device having a thin film transistor source electrodes are respectively connected to the pixel electrode, and the gate electrode in which the electrode end portion is forward tapered, the end portions thereon is sequentially tapered the semiconductor pattern is formed, the forward taper angle of the gate electrode θ
gが、前記半導体パターン端部の順テーパ角θsの3倍以下(但し、90°未満であること)となるよう構成され、もう一方の透明基板との間に液晶配向膜を介して挾持された液晶層を有する液晶表示装置にある。 g is the 3 times the forward taper angle θs of the semiconductor pattern end or less (it is less than 90 °) is configured to be, it is pinched through a liquid crystal alignment film between the other transparent substrate in the liquid crystal display device having a liquid crystal layer.

【0015】(9) 電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された半導体パターンが形成されており、前記ゲート電極の下端部から上端部の後退距離(A)に対する膜厚(B)の比(テーパ比:B/A)が、前記半導体パターン端部のテーパ比(B'/A')の3倍以下となるよう構成され、もう一方の透明基板との間に液晶配向膜を介して挾持された液晶層を有する液晶表示装置にある。 [0015] (9) and said gate electrode electrode end is forward tapered, and the end portion is formed a forward tapered semiconductor pattern thereon, retraction of the upper end from the lower end of the gate electrode the ratio of the thickness to the distance (a) (B) (taper ratio: B / a) is constituted the tapered ratio of the semiconductor pattern end portion (B '/ a') of 3 times or less and so as, other in the liquid crystal display device having a liquid crystal layer which is sandwiched with the liquid crystal alignment film between the transparent substrate.

【0016】上記により、順テーパ加工された半導体パターンの端部に生ずる亀裂の長さを絶縁層の斜面長さの1/2以下にすることができる。 [0016] By the above, it is possible to the length of a crack generated in an end portion of the forward tapered semiconductor pattern less than 1/2 of the slope length of the insulating layer. これによって前記G/ Thus the G /
Dショートを抑制することができる。 It is possible to suppress the D short.

【0017】また、前記半導体パターンは、液晶表示素子の走査信号線と映像信号線の各交差点付近に配置され、ゲート電極が走査信号線に、ドレイン電極が映像信号線に、ソース電極が画素電極にそれぞれ同層に接続形成されたTFTをアクティブ素子とするマトリクス方式の液晶表示装置を提供することができる。 Further, the semiconductor pattern is arranged near the intersections of the scanning signal lines and the video signal lines of a liquid crystal display device, the gate electrode scanning signal line, a drain electrode the video signal line, the source electrode is a pixel electrode each TFT connected formed in the same layer to be able to provide a liquid crystal display device of matrix type and an active element.

【0018】本発明は、ゲート電極が半導体パターンの下部に形成される逆スタガ構造TFTに有効であるが、 [0018] The present invention is effective in the reverse stagger structure TFT in which a gate electrode is formed under the semiconductor pattern,
ソース,ドレイン電極が半導体パターンの下に形成される正スタガTFT(トップゲート構造)にも同様に有効である。 Source, drain electrode is also effective in staggered TFT (top gate structure) which is formed under the semiconductor pattern.

【0019】本発明の半導体パターンは、絶縁層または半導体層のみでもよく、該半導体パターンと配線とが交差するように構成する。 The semiconductor pattern of the present invention may be only the insulating layer or the semiconductor layer, and the semiconductor pattern lines and is configured to intersect. また、通常の電子装置の配線基板上にも同様に形成できる。 It is also similarly formed on the wiring board of the conventional electronic apparatus.

【0020】 [0020]

【作用】半導体層とゲート絶縁層とを有する半導体パターン上で、ソース,ドレイン電極がゲート電極を乗り越える構造のTFTにおいて、電極端部の順テーパ角を半導体パターンの端部の順テーパ角の3倍以下、好ましくは0.5〜3倍に制御する。 [Action] In the semiconductor pattern having the semiconductor layer and the gate insulating layer, the source, the TFT structure is the drain electrode rides over the gate electrode, the forward taper angle of the electrode end of the forward taper angle of the end portion of the semiconductor pattern 3 fold or less, preferably controlled to 0.5 to 3 times. これにより、電極端部に発生する亀裂を小さくすることが可能となり、前記G/D Thus, it is possible to reduce the cracks occurring in the electrode end portion, the G / D
ショートを防止することができるので高信頼性の半導体装置が得られる。 High reliability of the semiconductor device can be obtained since it is possible to prevent short-circuiting.

【0021】半導体パターンを等方的なドライエッチング法で形成すると、通常は半導体パターンの端部には、 [0021] forming a semiconductor pattern by isotropic dry etching, usually an end portion of the semiconductor pattern,
ある程度の順テーパ角を有するものが形成される。 It is formed a material having a certain degree of forward taper angle. しかし、ゲート電極を乗り越える部分では、平坦部よりも速くエッチングが進行し、順テーパ端部に亀裂が発生する。 However, in the portion to overcome the gate electrode, fast etching proceeds than the flat portion, a crack is generated in the forward tapered end.

【0022】ゲート電極端部の順テーパ角を半導体パターンの端部の順テーパ角の3倍以下になるよう制御すると、その上の絶縁層および半導体層のステップカバレージが向上し、半導体パターンの端部斜面に発生する亀裂の長さを短く抑えることができ、絶縁層の絶縁不良による半導体層からのリーク電流、ゲート電極とソース,ドレイン電極との短絡等を抑制できる。 [0022] When controlled to be 3 times or less of the forward taper angle of the end portion of the semiconductor pattern forward taper angle of the gate electrode edge, improves the step coverage of the insulating layer and the semiconductor layer thereon, the edge of the semiconductor pattern can be made short the length of a crack generated in the parts slopes, leak current from the semiconductor layer by an insulation failure of the insulating layer, the gate electrode and the source, a short-circuiting between the drain electrode can be suppressed.

【0023】半導体パターンの端部の順テーパ角が30 [0023] The forward taper angle of the end portion of the semiconductor pattern 30
°よりも大きい場合には、さほどゲート電極端部の順テーパ角を小さくする必要はない。 If ° greater than, not very necessary to reduce the forward taper angle of the end of the gate electrode. 上記順テーパ角が20 The above order of the taper angle is 20
°程度の場合には、テーパ部の絶縁膜が厚くなるためエッチングによる亀裂も入りにくくなり、ゲート電極の順テーパ角も60°以下にすればよい。 If the order °, crack becomes less likely to enter by etching the insulating film of the tapered portion becomes thick, it is sufficient to less than 60 ° forward taper angle of the gate electrode.

【0024】また、上記順テーパ角が10°以下と小さい場合には、ゲート電極端部の順テーパ角はこれの3 Further, when the order of taper angle as small as 10 ° or less, 3 which forward taper angle of the gate electrode end portion
倍、即ち、30°以下とすることで、半導体パターンの絶縁層のテーパ斜面に生ずる亀裂の長さを短くすることができ、G/Dショートを抑制することができる。 Times, i.e., by a 30 ° or less, it is possible to shorten the length of a crack occurring in a tapered inclined surface of the insulating layer of the semiconductor pattern can be suppressed G / D short.

【0025】なお、ゲート電極の順テーパ角が小さいほど、半導体パターンの絶縁層の順テーパ斜面に生ずる亀裂の長さを小さくでき、リーク電流低減効果および短絡防止効果が大きい。 It should be noted, as the forward taper angle of the gate electrode is small, it can reduce the length of a crack generated in the forward tapered slope of the insulating layer of the semiconductor pattern, a large leakage current reduction effect and short circuit prevention effect. しかし、順テーパ角が必要以上に小さい場合、電極としての断面積が減少して走査信号線としての抵抗が増大する。 However, if the forward taper angle smaller than necessary, the resistance of the scanning signal lines cross sectional area of ​​the electrode is decreased to increase. 従って、半導体パターン端部の順テーパ角の3倍程度がよい。 Therefore, it is about three times the forward taper angle of the semiconductor pattern end portion.

【0026】上記半導体パターンの絶縁層の順テーパ斜面に、パターン加工時のエッチングによる亀裂を完全に防止する必要はなく、テーパ斜面の長さの1/2以下であれば、前記リーク電流やドレイン,ゲート間の短絡発生の確率は小さく、電気的に安定したトランジスタ特性を示す。 [0026] forward tapered slope of the insulating layer of the semiconductor pattern is not necessary to completely prevent cracking due to etching for patterning, if less than half of the length of the tapered slope, the leakage current and the drain , the probability of short circuit between the gate is small, shows an electrically stable transistor characteristics. さらに、上記の長さが1/3以下の亀裂であれば、安定性をより向上することができる。 Further, the length of the above as long as 1/3 or less of the crack, it is possible to further improve the stability.

【0027】 [0027]

【実施例】本発明の実施例を図面を用いて説明する。 It will be described with reference to the drawings an embodiment of the embodiment of the present invention.

【0028】〔実施例1〕図1にガラス基板上に形成した薄膜トランジスタ(TFT)の斜視図を示す。 [0028] shows a perspective view of Example 1 thin film transistor formed on a glass substrate in FIG. 1 (TFT). 基板1 Substrate 1
上にスパッタリング法で膜厚100nmのクロム膜を形成する。 By sputtering to form a chromium film having a film thickness of 100nm on top. これをホトエッチングで走査信号線とゲート電極2とに加工する。 This processing and the scanning signal line and the gate electrode 2 by photoetching. 次に、ウエットエッチング法を用い、ゲート電極の端部を順テーパ角θgの順テーパ加工する。 Next, using a wet etching method, the end portion of the gate electrode to forward tapering forward taper angle [theta] g.

【0029】ゲート絶縁層4、半導体層5およびコンタクト層6として、それぞれシリコンナイトライド膜、ノンドープアモルファスシリコン膜およびホスフィンドープアモルファスシリコン膜を、プラズマケミカルベーパデポジション(プラズマCVD)法で連続形成する。 The gate insulating layer 4, as the semiconductor layer 5 and the contact layer 6, respectively silicon nitride film, a non-doped amorphous silicon film and a phosphine-doped amorphous silicon film are continuously formed by plasma chemical base Pade position (plasma CVD) method. 次に、これらの積層膜をパターン加工する。 Then, patterning of these laminated films. 加工は、マスク枚数と加工工程数の低減のため、同一マスクでドライエッチング法により一括加工する。 Processing, in order to reduce the number of masks number of processing steps are collectively processed by dry etching with the same mask. ドライエッチング法は、エッチング特性が等方性であるため、表面ではサイドエッチが進行して、図1に示すような角度θsの順テーパ状態に形成される。 Dry etching, since the etching characteristics is isotropic, the surface side by etching progresses, are sequentially formed tapered state angle θs as shown in FIG.

【0030】映像信号線、画素電極、ソース、ドレイン電極としては、インジウムスズオキサイド(ITO)を膜厚300nm程度にスパッタリング法で形成し、ホトレジストを用いてウエットエッチング法でパターン加工する。 The video signal lines, pixel electrodes, source, as a drain electrode, indium tin oxide (ITO) is formed by sputtering with a thickness of about 300 nm, is patterned by wet etching using a photoresist. 同じホトレジストを用い、コンタクト層6をドライエッチングし、チャネル領域を形成する。 Using the same photoresist, the contact layer 6 is dry etched to form a channel region. 最後にパッシベーション層としてプラズマCVD法でシリコンナイトライド膜を形成する。 Finally, a silicon nitride film by plasma CVD as a passivation layer.

【0031】図2は、ゲート絶縁層4の順テーパ角θs [0031] FIG. 2, the forward taper angle of the gate insulating layer 4 θs
を約10°(テーパ比=0.18)と一定にした場合に、ゲート電極2であるクロム膜端部の順テーパ角θg About 10 ° when the (tapered ratio = 0.18) is constant, the forward taper angle of the chromium film end is a gate electrode 2 [theta] g
を変えた場合の、半導体パターンのゲート電極2の乗り越え部の状況を示す平面図である。 The case of changing a plan view showing the condition of overcoming portion of the gate electrode 2 of the semiconductor pattern.

【0032】ゲート電極2の順テーパ角θgが6°〜1 The forward taper angle θg of the gate electrode 2 is 6 ° ~1
0°(テーパ比が0.1〜0.18)の場合、乗り越え部のシリコンナイトライド膜には亀裂は認められない。 If the 0 ° (taper ratio from 0.1 to 0.18), the silicon nitride film overcome portion cracking is not observed. このことからθgが10°以下の低角度の場合には亀裂は発生しない。 Cracking does not occur when θg This is a low angle of 10 ° or less.

【0033】上記θgがθsの約3倍である23°〜2 [0033] is about 3 times the θg is θs 23 ° ~2
5°(テーパ比が0.47〜0.7)の場合は、順テーパ斜面の長さの約1/4に相当する亀裂(C)が生ずるが、この程度の亀裂がゲート絶縁層4の順テーパ斜面に存在しても、TFTの電気特性には全く影響がなかった。 5 For ° (taper ratio from 0.47 to 0.7) is a crack, which corresponds to about 1/4 of the length of the forward taper slope (C) is generated, the degree crack of the gate insulating layer 4 be present in the forward tapered slope, it had no effect on the electrical characteristics of the TFT.

【0034】しかし、上記θgがθsの4倍以上の70 [0034] However, 70 above θg is greater than or equal to four times the θs
°〜80°(テーパ比が2.7〜5.6)になると、順テーパ斜面の長さの約1/2よりもおおきな亀裂(C)が発生する。 When will ° to 80 ° (taper ratio from 2.7 to 5.6), large cracks (C) is generated than about 1/2 of the length of the forward tapered slope. こうした場合のTFTの斜視図を図3に示す。 A perspective view of such a case TFT shown in FIG. ゲート電極2と半導体層5とのリーク電流が大きくなり、亀裂(C)が大きいものではゲート電極2とドレイン電極8との短絡が頻発するようになる。 Leakage current between the gate electrode 2 and the semiconductor layer 5 is increased, intended crack (C) is large so that a short circuit between the gate electrode 2 and the drain electrode 8 occur frequently.

【0035】なお、θsはSF 6ガスを用いるドライエッチング法により形成することで約10°〜30°に形成できる。 [0035] Incidentally, [theta] s can be formed in about 10 ° to 30 ° by forming by dry etching using SF 6 gas.

【0036】また、ゲート電極2であるクロム膜のエッチャントの組成を変えることによりθgを制御することができる。 Further, it is possible to control the θg by changing the composition of the etchant chromium film as the gate electrode 2. このエッチャントは、硝酸,硝酸第2セリウムアンモン,過塩素酸および水からなる混合液からなる。 This etchant, nitrate, ceric nitrate ammon, a mixed solution consisting of perchloric acid and water. このうち硝酸第2セリウムアンモンの濃度は、主に縦方向のエッチング速度を決定する。 Among the concentration of ceric nitrate ammon mainly determines the vertical etch rate. また、硝酸はクロム膜とレジストとの密着界面に浸入し、そこに硝酸第2 Further, nitric acid is entering the bonding interface between the chromium film and the resist, there nitrate 2
セリウムアンモンが入り込むことで横方向のエッチングが進む。 Lateral etching proceeds by cerium ammon enters. この縦と横のエッチング速度の比がゲート電極2としてのクロム膜の端部の順テーパ角θgを決める大きな要因となる。 The ratio of the vertical and horizontal etch rate is a significant factor in determining the forward taper angle θg at the end portion of the chromium film as the gate electrode 2.

【0037】図4には、ゲート絶縁層4の順テーパ角θ [0037] Figure 4 is a forward taper angle of the gate insulating layer 4 theta
sが10°とした場合、ゲート電極2の順テーパ角θg If s is set to 10 °, the gate electrode 2 forward taper angle θg
を3倍以下に形成するための硝酸と硝酸第2セリウムアンモンの比率を示した。 The exhibited nitric acid and ceric nitrate ratio of ammon for forming three times or less.

【0038】硝酸第2セリウムアンモンが20%で、硝酸濃度が9mol/lの場合は、θgは6°〜10°になり、8mol/lでは順テーパ加工はできなくなる。 [0038] In ceric nitrate ammon 20%, if the nitric acid concentration is 9 mol / l, [theta] g becomes 6 ° ~10 °, 8mol / l in normal taper machining can not.

【0039】これに対し、硝酸第2セリウムアンモンが15%の場合は、縦方向のエッチング速度が20%の場合に比較して小さくなるために、相対的に横方向の浸入速度が速くなり、θgが小さくなる。 [0039] In contrast, if ceric nitrate ammon is 15%, the etching rate of the vertical direction is smaller than that in the case of the 20% penetration rate relatively transverse faster, θg is reduced. 即ち、硝酸濃度9 In other words, the concentration of nitric acid 9
mol/lでは2°〜3°に対して8mol/lでは7 mol / In 8 mol / l with respect to 2 ° to 3 ° in l 7
°が得られる。 ° is obtained.

【0040】また、θgの違いはエッチャント組成の他に、クロム膜とエッチングレジストとの密着性にも起因する。 Further, differences in θg is in addition to the etchant composition, due to adhesion between the chromium film and the etching resist. 密着性を決定する因子の1つとしてクロム膜表面の粗さ(RMS)がある。 There is roughness of the chromium film surface (RMS) as one of the factors that determine the adhesion.

【0041】図4中にクロム膜の表面粗さ(RMS)とθgとの関係を示す。 [0041] shows the relationship between the surface roughness of the chromium film and the (RMS) and θg in FIG. RMSが1.07と小さい(表面凹凸が小さい)膜では、θgは10°(但し、硝酸濃度:9mol/l)である。 RMS is a small (surface unevenness is small) film and 1.07, [theta] g is 10 ° (where the concentration of nitric acid: 9 mol / l) is. これに対して、同じ組成のエッチャントでもRMSが1.20(表面凹凸が大きい)の膜では20°、RMSが1.43(表面凹凸が更に大きい)の膜では25°となる。 In contrast, RMS in the etchant having the same composition is 25 ° in the film of 1.20 20 ° in film (surface roughness is large), the (larger surface unevenness) 1.43 RMS. 従って、ゲート電極2の順テーパエッチングには膜の表面粗さ(RMS)も重要な因子となる。 Thus, the membrane surface roughness of the forward taper etching of the gate electrode 2 (RMS) is also an important factor.

【0042】順テーパ加工されたパターン端部の形状は、図5(a)に示すように、順テーパ斜面が直線で近似できるものと、(b)または(c)で示すように、近似しにくいものとがある。 The forward taper machined pattern edge configuration, as shown in FIG. 5 (a), and those forward tapered slope can be approximated by a straight line, as shown in (b) or (c), approximating a hard to thing and is. (a)は、テーパ角で容易に定義できるが、(b)または(c)の場合には単純にテーパ角で定義できない。 (A) is easily defined by taper angle can not be simply defined taper angle in the case of (b) or (c). このような場合は、テーパ部の幅、即ち、下端部からの上端部の後退距離(底辺:A) In such a case, the width of the tapered portion, i.e., retreat distance of the upper end of the lower portion (bottom: A)
と、膜厚(B)との比、テーパ比(B/A)で順テーパを定義する。 When the ratio of the thickness (B), a tapered ratio (B / A) to define a forward taper. 従って、図(b),(c)のテーパ比(B Therefore, the taper ratio of FIG. (B), (c) (B
/A)は共に0.62となる。 / A) are both 0.62.

【0043】図6は、ゲート電極2の順テーパ角θgとG/D耐圧との関係を示すグラフである。 [0043] Figure 6 is a graph showing the relationship between the forward taper angle θg and G / D breakdown voltage of the gate electrode 2. その時のゲート電極2への乗り越え部におけるゲート絶縁層4の亀裂(C)の切れ込み深さを各測定点に示した。 The notch depth of the crack (C) of the gate insulating layer 4 in overcoming part of the gate electrode 2 at that time are shown in each measurement point.

【0044】ゲート絶縁層4であるSiN膜の順テーパ角θsを10°とした時、θgが10°ではG/D耐圧も400Vと高い値を示す。 [0044] When a forward taper angle θs of the SiN film is the gate insulating layer 4 was set to 10 °, [theta] g is G / D withstand the 10 ° also indicate the 400V and high values. 亀裂(C)の切れ込み深さはゼロであった。 Notch depth of the crack (C) was zero. しかし、θgが30°では、長さ約1 However, the θg is 30 °, length of about 1
μmの亀裂(C)が生ずるが、G/D耐圧はほとんど影響を与えない。 While μm crack (C) is generated, G / D withstand voltage is not affected much. しかし、θgが30°を超えるとG/D However, [theta] g is more than 30 ° when G / D
耐圧もそれに伴って急激に低下する。 Breakdown voltage rapidly decreases with it. これは、ゲート絶縁層の亀裂(C)の切れ込み長さが、順テーパ斜面の長さの1/2を超える長さになったことに起因している。 This lightning crack length (C) of the gate insulating layer, due to the fact that the now longer than half the length of the forward tapered slope.

【0045】また、ゲート電極2の端部を順テーパに加工したことによる上記以外の効果としては、図7に示すように、ドレイン電極8にポリITO膜のような膜のステップカバレージが悪い材料を用いた場合、エッチングによる亀裂がドレイン電極8に入り、電極8が断線する場合がある(以下、D断と云う)。 Further, the effects other than the above due to the machined end portions of the gate electrode 2 a forward taper, as shown in FIG. 7, the film step coverage, such as poly ITO film to the drain electrode 8 is poor material when using the crack by etching enters into the drain electrode 8, there is a case where the electrode 8 is disconnected (hereinafter, referred to as D disconnection). このD断は、ゲート電極2のテーパ角10°〜40°(またはテーパ比を0.2〜0.8)に設定することで抑制することができる。 The D cross are taper angle 10 ° to 40 ° of the gate electrode 2 (or taper ratio 0.2-0.8) can be suppressed by setting the.

【0046】ゲート電極2のクロム膜エッチャントに、 [0046] The chromium film etchant of the gate electrode 2,
硝酸第2セリウムアンモン1重量部に対し、硝酸4〜7 For the second cerium ammon 1 part by weight of nitric acid, nitric acid 4-7
重量部の比率で配合したものを用い、θgを30°以下にすることができる。 Used after mixing at a ratio of parts by weight, the θg can be 30 ° or less. 特に、硝酸5重量部の場合にはθ In particular, in the case of nitric acid 5 parts by θ
gは約10°のものが得られる。 g is obtained of about 10 °. しかし、硝酸4重量部未満では所定のテーパ角の形成がむずかしく、θsに対して大きくなり過ぎ、ゲート絶縁層4に亀裂が入ってしまう。 However, formation of a predetermined taper angle is less than nitric acid 4 parts by weight difficult, largely becomes too against [theta] s, resulting in cracked the gate insulating layer 4. また、7重量部を超えるとクロム膜とホトレジストの密着状態によっては、θgが小さくなり過ぎ、ゲート電極2のパターン加工精度が低下する。 Further, 7 exceeds parts by weight depending on the adhesion state of the chromium film and the photoresist, [theta] g is too small, the pattern processing accuracy of the gate electrode 2 decreases.

【0047】〔実施例2〕ゲート電極2の材料として、 [0047] As in Example 2 the gate electrode 2 material,
比抵抗の大きい導電材料(Ta,ITO,MoSi 2 Big conductive material resistivity (Ta, ITO, MoSi 2,
TaSi 2 ,CrSi 2 ,WSi 2 ,TiN,TaN)を用いた場合、ゲート遅延を少なくするには、膜厚を厚くして抵抗値を小さくする必要がある。 TaSi 2, CrSi 2, WSi 2 , TiN, the case of using TaN), to reduce the gate delay, it is necessary to reduce the resistance by increasing the thickness. しかし、膜厚が厚くなればゲート電極2の端部段差が大きくなり、ゲート絶縁層4がゲート電極2上への乗り越え部で亀裂が発生し易くなる。 However, the end step of the gate electrode 2 is increased thicker the film thickness, the gate insulating layer 4 is a crack is likely to occur in the overcoming of the gate electrode 2 above.

【0048】ゲート電極2に膜厚100nmのクロム膜を用いた場合と同程度の抵抗値とするには、例えば、T [0048] the resistance of the same extent as if using a chromium film having a thickness of 100nm on the gate electrode 2, eg, T
aでは105nm、ポリITOでは1160nm、Cr In a 105nm, the poly ITO 1160nm, Cr
Si 2 ,MoSi 2 ,TaSi 2 ,WSi 2またはTiSi Si 2, MoSi 2, TaSi 2 , WSi 2 or TiSi
2等のシリサイドでは190〜775nm、TiN,T In the silicide of 2, etc. 190~775nm, TiN, T
aNにおいては500nm程度の膜厚に形成することが必要となる。 It is necessary to form a thickness of about 500nm in aN.

【0049】上記材料からなるゲート電極2の段差が大きい分は、ゲート絶縁層4のθs(またはテーパ比)に対するゲート電極2のθg(またはテーパ比)を、2倍以下とすることによって、亀裂(C)の発生を抑制し、 The partial step of the gate electrode 2 made of the material is large, the gate insulating layer 4 [theta] s (or taper ratio) [theta] g of the gate electrode 2 with respect to the (or taper ratio), by twice or less, cracking the occurrence of suppressing (C),
G/Dショートを抑制することができた。 It was able to suppress the G / D short.

【0050】他方、ゲート電極2の材料として、低抵抗材料、例えば、Al,Cu,Au,Ni,MoまたはW [0050] On the other hand, as a material of the gate electrode 2, a low-resistance material, e.g., Al, Cu, Au, Ni, Mo or W
を用いた場合には、電極膜厚を薄くする。 When using, the thinner the electrode film thickness. Alは20n Al is 20n
m,Cuは13nm,Niは53nm,Moは44n m, Cu is 13nm, Ni is 53nm, Mo is 44n
m,Wでは43nmにすることが可能である。 m, it is possible to W at 43 nm. この場合は、ゲート絶縁層4のθs(またはテーパ比)に対するゲート電極2のθg(またはテーパ比)を3倍以下に設定することで亀裂発生を抑制し、G/Dショートを抑制することができた。 In this case, the cracking is suppressed by setting the gate insulating layer 4 [theta] s (or taper ratio) [theta] g of the gate electrode 2 with respect to the (or taper ratio) to 3 times or less, to suppress the G / D short did it.

【0051】〔実施例3〕ゲート絶縁層4として低誘電率のSiO 2 、または、SiO 2とSiNの2層膜を用いる場合、SiN単層からなる絶縁層の場合と同じ容量にするためには、誘電率に見合った分だけ、膜厚を逆に薄く設定する必要がある。 [0051] Example 3 SiO 2 of low dielectric constant as the gate insulating layer 4, or, when using a two-layer film of SiO 2 and SiN, for the same volume as that of the insulating layer consisting of SiN single layer is by an amount commensurate with the dielectric constant, it is necessary to set small thickness to the contrary.

【0052】誘電率が2.0のSiN膜の膜厚350n [0052] The thickness of the SiN film of the dielectric constant is 2.0 350n
mのものと同じ容量を得るには、SiO 2では200n To achieve the same capacitance as that of m, the SiO 2 200n
m程度に設定する必要がある。 It is necessary to set the order of m. この場合、ゲート電極2 In this case, the gate electrode 2
を乗り越える部分でSiO 2ゲート絶縁層4に亀裂(C)が生じ易く、電気的欠陥の発生率が高くなる。 Liable crack (C) is a SiO 2 gate insulating layer 4, the incidence of electrical defects is high at a portion where overcome.

【0053】ゲート絶縁層4のθsを10°(またはテーパ比:0.17)に対するゲート電極2のθgを10 [0053] [theta] s 10 ° the gate insulating layer 4 (or taper ratio: 0.17) 10 θg of the gate electrode 2 for
°(またはテーパ比:0.17)と、実質同じに設定することにより亀裂発生が抑制でき、G/Dショートの発生を抑えることができた。 ° (or taper ratio: 0.17) and, substantially cracking can be suppressed by the same set that was able to suppress the occurrence of G / D short.

【0054】〔実施例4〕図8に、本発明のTFTを用いた液晶表示装置の模式断面図を示す。 [0054] In Example 4 FIG. 8 shows a schematic cross-sectional view of a liquid crystal display device using the TFT of the present invention. 前記実施例で示すような本発明のTFTを形成した液晶基板10と、その対向基板9とを作製し、上記両基板10,9の対向面に配向膜11を設け、その間に液晶12を封入することによってTFT駆動方式の液晶表示装置を得た。 Sealed a liquid crystal substrate 10 formed with TFT of the present invention as shown in Example, was prepared and its counter substrate 9, an alignment film 11 provided on the facing surfaces of the two substrates 10, 9, the liquid crystal 12 therebetween to obtain a liquid crystal display device of TFT driving method by. 該液晶表示装置は、半導体パターンおよびドレイン電極8のゲート電極2上への乗り越え部におけるG/Dショートやリーク電流、並びにITOドレイン断線を防止することができ、信頼性の優れた液晶表示装置(TFT−LC The liquid crystal display device, a semiconductor pattern and G / D short circuit or leakage current in overcoming part of the gate electrode 2 on the drain electrode 8, and it is possible to prevent the ITO drain disconnection, a liquid crystal display device having excellent reliability ( TFT-LC
D)を、歩留まりよく製造することができる。 D) and it can be good yield.

【0055】 [0055]

【発明の効果】本発明により、TFT半導体パターンにおけるゲート絶縁層の亀裂発生を抑制することができるので、ゲート電極とドレイン電極とのG/Dショートやリーク電流、並びにITOドレイン断線等を大幅に低減でき、TFT−LCDの製造歩留まりを向上することができる。 According to the present invention, since the cracking of the gate insulating layer in the TFT semiconductor pattern can be suppressed, G / D short circuit or leakage current between the gate electrode and the drain electrode, and the like significantly ITO drain disconnection reduction can, it is possible to improve the production yield of TFT-LCD.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の薄膜トランジスタの模式斜視図である。 1 is a schematic perspective view of a thin film transistor of the present invention.

【図2】本発明の薄膜トランジスタの平面図である。 2 is a plan view of a thin film transistor of the present invention.

【図3】従来の薄膜トランジスタ部の模式斜視図である。 Figure 3 is a schematic perspective view of a conventional thin film transistor section.

【図4】エッチャントにおける硝酸濃度および硝酸第2 [4] nitrate in the etchant concentration and nitrate 2
セリウムアンモン濃度とゲート電極の順テーパ角θgとの関係を示すグラフ図である。 Is a graph showing the relationship between the forward taper angle θg of cerium ammon concentration and the gate electrode.

【図5】配線パターン端部の順テーパの形状の模式断面図である。 5 is a schematic cross-sectional view of a shape of a forward taper of the wiring pattern end portion.

【図6】ゲート電極の順テーパ角θgとゲート/ドレイン間耐圧との関係を示すグラフである。 6 is a graph showing the relationship between the forward taper angle θg and the gate / drain breakdown voltage of the gate electrode.

【図7】ゲート電極乗り越え部の平面図である。 7 is a plan view of a gate electrode overcame unit.

【図8】本発明の液晶表示装置の模式断面図である。 8 is a schematic sectional view of a liquid crystal display device of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…基板、2…ゲート電極、θg…ゲート電極の順テーパ角、4…ゲート絶縁層、θs…ゲート絶縁層の順テーパ角、5…半導体層、6…コンタクト層、8…ドレイン電極、9…対向基板、10…液晶基板、11…配向膜、 1 ... substrate, 2 ... gate electrode, forward taper angle [theta] g ... gate electrode, 4 ... gate insulating layer, forward taper angle [theta] s ... gate insulating layer, 5 ... semiconductor layer, 6 ... contact layer, 8 ... drain electrode, 9 ... counter substrate 10 ... liquid crystal substrate, 11 ... alignment film,
12…液晶。 12 ... liquid crystal.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 峯村 哲郎 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Tetsuro Minemura Hitachi City, Ibaraki Prefecture Omika-cho, seven chome No. 1 Co., Ltd. Hitachi, Ltd. Hitachi within the Institute

Claims (9)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁基板上にゲート電極、絶縁層および半導体層からなる半導体パターン、前記半導体パターン領域で前記ゲート電極と交差するよう形成されたソース,ドレイン電極を備えた半導体装置であって、電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された前記半導体パターンが形成されており、前記ゲート電極の順テーパ角θgが、前記半導体パターン端部の順テーパ角θsの3倍以下(但し、9 1. A gate electrode on an insulating substrate, a semiconductor pattern consisting of an insulating layer and a semiconductor layer, a source which is formed to cross the gate electrode in the semiconductor pattern region, a semiconductor device having a drain electrode, said gate electrode in which the electrode end portion is forward tapered, the upper end portion is formed said semiconductor patterns which are sequentially tapered, the forward taper angle θg of the gate electrode, the semiconductor pattern end portion 3 times or less of the forward taper angle θs (However, 9
    0°未満であること)となるよう構成されていることを特徴とする半導体装置。 Wherein a that is configured to be able) is less than 0 °.
  2. 【請求項2】 絶縁基板上にゲート電極、絶縁層および半導体層からなる半導体パターン、前記半導体パターン領域で前記ゲート電極と交差するよう形成されたソース,ドレイン電極を備えた半導体装置であって、電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された前記半導体パターンが形成されており、前記ゲート電極がTa,ITO,MoSi 2 2. A gate electrode on an insulating substrate, a semiconductor pattern consisting of an insulating layer and a semiconductor layer, a source which is formed to cross the gate electrode in the semiconductor pattern region, a semiconductor device having a drain electrode, said gate electrode in which the electrode end portion is forward tapered, the upper end portion is formed said semiconductor patterns which are sequentially tapered in, the gate electrode is Ta, ITO, MoSi 2,
    TaSi 2 ,CrSi 2 ,WSi 2 ,TiN,TaNから選ばれた材料で構成され、前記ゲート電極の順テーパ角θgが、前記半導体パターン端部の順テーパ角θsの3 TaSi 2, CrSi 2, WSi 2 , TiN, formed of a material selected from TaN, forward taper angle θg of the gate electrode, the third forward taper angle θs of the semiconductor pattern end portion
    倍以下(但し、90°未満であること)となるよう構成されていることを特徴とする半導体装置。 Fold or less (less than 90 °) and wherein a that is configured to be.
  3. 【請求項3】 絶縁基板上にゲート電極、絶縁層および半導体層からなる半導体パターン、前記半導体パターン領域で前記ゲート電極と交差するよう形成されたソース,ドレイン電極を備えた半導体装置であって、電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された前記半導体パターンが形成されており、前記ゲート電極がCr,Mo,W,Al,C 3. A gate electrode on an insulating substrate, a semiconductor pattern consisting of an insulating layer and a semiconductor layer, a source which is formed to cross the gate electrode in the semiconductor pattern region, a semiconductor device having a drain electrode, said gate electrode electrode end is forward tapered, its the semiconductor pattern the end portion is sequentially tapered on are formed, the gate electrode is Cr, Mo, W, Al, C
    u,Au,Niから選ばれた材料で構成され、前記ゲート電極の順テーパ角θgが、前記半導体パターン端部の順テーパ角θsの3倍以下(但し、90°未満であること)となるよう構成されていることを特徴とする半導体装置。 u, Au, is composed of a material selected from Ni, forward taper angle θg of the gate electrode, is three times or less of the forward taper angle θs of the semiconductor pattern end (where it is less than 90 °) the semiconductor device characterized by being configured.
  4. 【請求項4】 前記ゲート電極の順テーパ角θgが前記半導体パターン端部の順テーパ角θsの0.5〜3倍(但し、90°未満であること)である請求項1,2または3に記載の半導体装置。 Wherein said 0.5 to 3 times the forward taper angle θs of the forward taper angle θg of the gate electrode of the semiconductor pattern end portion according to claim 1, 2 or 3 which is (however, it is less than 90 °) the semiconductor device according to.
  5. 【請求項5】 前記ゲート電極の順テーパ角θgが10 Forward taper angle θg of claim 5, wherein the gate electrode 10
    °〜40°である請求項1,2または3に記載の半導体装置。 ° The semiconductor device according to claim 1, 2 or 3 is to 40 °.
  6. 【請求項6】 絶縁基板上にゲート電極、絶縁層および半導体層からなる半導体パターン、前記半導体パターン領域で前記ゲート電極と交差するよう形成されたソース、ドレイン電極を備えた半導体装置であって、電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された前記半導体パターンが形成されており、前記ゲート電極の下端部から上端部の後退距離(A)に対する膜厚(B)の比(テーパ比:B/A) 6. The gate electrode on an insulating substrate, a semiconductor pattern consisting of an insulating layer and a semiconductor layer, a source which is formed to cross the gate electrode in the semiconductor pattern region, a semiconductor device having a drain electrode, said gate electrode in which the electrode end portion is forward tapered, for the upper end portion is formed said semiconductor patterns which are sequentially tapered, the retreat distance of the upper portion from the lower portion of the gate electrode (a) the ratio of the thickness (B) (taper ratio: B / a)
    が、前記半導体パターン端部のテーパ比(B'/A')の3倍以下となるよう構成されていることを特徴とする半導体装置。 But a semiconductor device characterized by being configured the tapered ratio of the semiconductor pattern end portion (B '/ A') of 3 times or less and so as.
  7. 【請求項7】 前記ゲート電極のテーパ比(B/A)が0.2〜0.8である請求項6に記載の半導体装置。 7. A taper ratio of the gate electrode (B / A) is the semiconductor device according to claim 6 is 0.2 to 0.8.
  8. 【請求項8】 一対の基板の一方の基板上に交差して形成された複数の走査信号線と映像信号線との各交差点付近に配置され、ゲート電極が走査信号線と、ドレイン電極が映像信号線と、ソース電極が画素電極とにそれぞれ接続された薄膜トランジスタを備えた液晶表示装置において、 電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された半導体パターンが形成されており、前記ゲート電極の順テーパ角θgが、前記半導体パターン端部の順テーパ角θsの3倍以下(但し、 8. disposed near each intersection of a plurality of scanning signal lines and the video signal lines formed to intersect on one substrate of the pair of substrates, and a gate electrode scanning signal line, a drain electrode video a signal line in the liquid crystal display device having a thin film transistor source electrodes are respectively connected to the pixel electrode, semiconductor and the gate electrode in which the electrode end portion is forward tapered, the end portions thereon is sequentially tapered pattern is formed, the forward taper angle θg of the gate electrode, the following three times the forward taper angle θs of the semiconductor pattern end (however,
    90°未満であること)となるよう構成され、もう一方の透明基板との間に液晶配向膜を介して挾持された液晶層を有することを特徴とする液晶表示装置。 Is configured to be able) is less than 90 °, the liquid crystal display device characterized by having a liquid crystal layer which is sandwiched with the liquid crystal alignment film between the other transparent substrate.
  9. 【請求項9】 一対の基板の一方の基板上に交差して形成された複数の走査信号線と映像信号線との各交差点付近に配置され、ゲート電極が走査信号線と、ドレイン電極が映像信号線と、ソース電極が画素電極とにそれぞれ接続された薄膜トランジスタを備えた液晶表示装置において、 電極端部が順テーパ加工された前記ゲート電極と、その上に端部が順テーパ加工された半導体パターンが形成されており、前記ゲート電極の下端部から上端部の後退距離(A)に対する膜厚(B)の比(テーパ比:B/A) 9. arranged near each intersection of a plurality of scanning signal lines and the video signal lines formed to intersect on one substrate of the pair of substrates, and a gate electrode scanning signal line, a drain electrode video a signal line in the liquid crystal display device having a thin film transistor source electrodes are respectively connected to the pixel electrode, semiconductor and the gate electrode in which the electrode end portion is forward tapered, the end portions thereon is sequentially tapered pattern is formed, the ratio of the thickness (B) for the reverse distance of the upper end portion (a) from a lower end portion of the gate electrode (taper ratio: B / a)
    が、前記半導体パターン端部のテーパ比(B'/A')の3倍以下となるよう構成され、もう一方の透明基板との間に液晶配向膜を介して挾持された液晶層を有することを特徴とする液晶表示装置。 But the tapered ratio of the semiconductor pattern end portion (B '/ A') is constituted 3 times or less become as, having a liquid crystal layer sandwiched with the liquid crystal alignment film between the other transparent substrate the liquid crystal display device according to claim.
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