JPH03190164A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナラミック・ランダム・アクセス・メ
モリー（ＤＲＡＭ）などの半導体装置とその製造方法に
関するものである。

〔従来の技術〕

従来、半導体装置、例えばグイナラミック・ランダム・
アクセス・メモリー（以下ｒＤＲＡＭ。

という。）の集積度が高くなるに伴い、半導体基板上に
形成されるメモリーセル領域の面積も小さくなってきて
いる。これに伴い同面積に形成されるメモリーセルのセ
ル容量値を大きくすることが必要となり、そのため半導
体基板上の小さな面積内でメモリーセルのセル容量値を
大きくすることのできるスタック型のセル構造が開発さ
れている。

〔これらの技術に関しては、例えば１９８９年ＶＬＳ　
Ｉ技術シンポジウムにおける技術報告のダイジェスト版
”　６４ＭｂＤＲＡＭのスタック型容量セル”ワカミャ
他で報告されている。〕第３図はスタック型のセル構造
を有する半導体装置を示す断面図である。第３図に示す
ように、半導体基板１の表面のメモリーセル領域■には
、トランジスタ２と導電膜３および誘電膜４からなるス
トレージノード５が形成される。ストレージノード５の
表面およびコンタクトホール９には、雪掻としてタング
ステン層８が形成される。またメモリーセル領域Ｉに隣
接して周辺回路領域Ｖが形成される。

このようなスタック型のセル構造は、メモリーセル領域
Ｉにおいて、その面積を小さくしかつセル容量値を大き
くするため、ストレージノード５を半導体基板１の表面
と垂直方向に積層して、このストレージノード５の側壁
面積を拡大することによって、セル容量値を大きくした
ものである。

〔発明が解決しようとする課題〕

しかしながらこのようにメモリーセル領域■のセル容量
値を大きくするために、ストレージノード５を半導体基
板１の表面と垂直方向に積層してその側壁面積を拡大す
る構造では、このメモリーセル領域Ｉと隣接する周辺回
路領域Ｖとの段差が著しく拡大するという問題がある。

例えば６４Ｍｂ相当のメモリーを有するメモリーセル領
域■とこれに隣接する周辺回路領域Ｖとの段差は約１μ
−にもなる。

このようにメモリーセル領域Ｉと周辺回路ｗｔ域■との
境界部分に段差が生じると、後の配線形成のためのフォ
トプロセス、１゛ライエツチング工程において、この段
差領域でフォトエツチングが不良となる。その結果、配
線細り、断線等の不都合が生じるという問題があった。

また半導体基板上でメモリーセル領域を掘り下げて、メ
モリーセルを形成する提案があるが、この方法ではドラ
イエツチングにより半導体基板の表面にダメージを与え
、その結果、この表面にメモリーセルを形成するのは著
しく困難となっていた。

この発明の目的は上記問題に鑑み、スタック型のセル構
造において、メモリーセル領域と周辺回路領域との段差
をなくした半導体装置とその製造方法を提供することを
目的とする。

〔課題を解決するための手段〕

請求項（１）記載の半導体装置は、半導体基板の表面に
形成したメモリーセルおよび単結晶層と、この単結晶層
の表面に形成した周辺回路とを備えたものである。

請求項（２）記載の半導体装置の製造方法は、半導体基
板のメモリーセル形成予定領域および周辺回路形成予定
領域に絶縁膜を形成する工程と、この絶縁膜のうち周辺
回路形成予定領域に対応する部分を除去する工程と、絶
縁膜の除去された周辺回路形成予定領域に単結晶層を形
成する工程と、メモリーセル形成予定領域に対応する絶
縁膜を除去する工程と、再びメモリーセル形成予定領域
および周辺回路形成予定領域に絶縁膜を形成する工程と
、ドライエツチングにより単結晶層の側壁にスペーサを
残す工程と、その後メモリーセル形成予定領域にメモリ
ーセルを形成する工程とを含んだものである。

〔作用〕

この発明の半導体装置によれば、半導体基板の表面の周
辺回路形成予定領域に単結晶層を形成した後にこの表面
に周辺回路を形成するため、この単結晶層の厚みを最適
値に設定することによって、半導体基板の表面に形成さ
れるメモリーセル領域と、周辺回路領域との段差をなく
すことができる。

〔実施例〕

この発明の半導体装置の一実施例を第１図に基づいて説
明する。

第１図はこの発明の一実施例の半導体装置を示す断面図
である。第１図に示すように、半導体基板１の表面のメ
モリーセル領域Ｉには、トランジスタ２およびストレー
ジノード５からなるメモリーセルＡが形成される。スト
レージノード５は、導電膜３および誘電膜４からなり、
半導体基板１の表面と垂直方向に積層することによって
、その側壁面積を拡大してセル容量値を大きくしたいわ
ゆるスタック型のセル構造のものである０周辺回路領域
■には、選択エピタキシャル成長方法により単結晶層６
が形成される。この単結晶層６の膜厚は０．７μｍであ
り、ストレージノード５の高さとほぼ対応するように形
成される。

この単結晶層６の表面に周辺回路（図示せず）を形成す
る。また単結晶層６の側壁にはスペーサ７が形成される
。

このようにメモリーセル領域■のストレージノード５と
単結晶層６との高さをほぼ対応させ、第３図に示す従来
のようなメモリーセル領域■と周辺回路領域Ｖとの段差
をなくした後に配線層であるタングステン層８を形成す
る。

なおタングステン層８はコンタクトホール９から引き出
された部分でＡｎに接続しても良い。

第２図（ａ）、　（ｂ）、　（Ｃ）はこの発明の一実施
例の半導体装置の製造方法を示す工程図である。

第２図（ａ）に示すように、半導体基板１の周辺回路領
域■およびメモリーセル形成予定領域■に絶縁膜（Ｓｔ
ｏｗ膜）１０を形成した後、この絶縁膜１０から周辺回
路形成予定領域■の絶縁膜１０を選択的に除去する０次
に第２図ら）に示すように、ＣＶＤエピタキシャル成長
装置（図示せず）によって、半導体基板１上の周辺回路
形成予定領域■に単結晶層６を形成する。

なおこの単結晶層６の形成条件は、蒸着材料として５ｉ
Ｃ１２Ｈｚ　　Ｈｚを用いて、エピタキシャル温度１０
００　’Ｃ１圧力４０Ｔｏ　ｒ　ｒとした。

次に第２図（Ｃ）に示すように、メモリーセル形成予定
領域■の絶縁膜１０を選択的に除去した後に、再び半導
体基板１の周辺回路？Ｉ域■およびメモリーセル形成予
定領域■に絶縁膜（図示せず）を０．２μｍを形成する
。その後、ドライエツチングにより単結晶層６側壁にス
ペーサ７を残す、そしてこの後にメモリーセル形成予定
領域■にトランジスタ２およびスタック型のセル構造を
有するストレージノード５からなるメモリーセルＡを形
成する。

このように半導体基板１の周辺回路領域Ｈに単結晶層６
を形成することによって、メモリーセル領域■に形成さ
れるストレージノード５の高さと周辺回路領域■の高さ
をほぼ同等とすることができ、第３図に示す従来のスタ
ック型のセル構造によるメモリーセル領域Ｉと周辺回路
領域■との段差をなくすことができる。

〔発明の効果〕

この発明の半導体装置によれば、半導体基板の表面の周
辺回路形成予定領域に単結晶層を形成した後この表面に
周辺回路を形成するため、この単結晶層の厚みを最適値
に設定することによって、メモリーセル領域と周辺回路
領域との段差をなくすことができる。すなわちスタック
型のセル構造において、ストレージノードを半導体基板
と垂直方向に積層していっても、従来のようなメモリー
セル領域と周辺回路領域とで生じる段差をなくすことが
できる。その結果このような段差が原因で生じる配線細
り、断線等の問題を解決することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の半導体装置を示す断面図
、第２図（ａ）、　（ｂ）、　（Ｃ）はこの発明の一実
施例の半導体装置の製造方法を示す工程図、第３図は従
来のスタック型のセル構造を有する半導体装置の断面図
である。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面に形成したメモリーセルと、前
   記半導体基板の表面に形成した単結晶層と、この単結晶
   層の表面に形成した周辺回路とを備えた半導体装置。
2. （２）半導体基板のメモリーセル形成予定領域および周
   辺回路形成予定領域に絶縁膜を形成する工程と、前記絶
   縁膜のうち前記周辺回路形成予定領域に対応する部分を
   除去する工程と、絶縁膜の除去された前記周辺回路形成
   予定領域に単結晶層を形成する工程と、前記メモリーセ
   ル形成予定領域に対応する絶縁膜を除去する工程と、前
   記メモリーセル形成予定領域および前記周辺回路形成予
   定領域に絶縁膜を形成する工程と、ドライエッチングに
   より前記単結晶層の側壁にスペーサを残す工程と、前記
   メモリーセル形成予定領域にメモリーセルを形成する工
   程とを含む半導体装置の製造方法。