JPH03185945A - ビット誤り訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はビット誤り訂正装置、特にフレーム同期の誤
りを除去したビット誤り訂正装置に関するものである。

［従来の技術］ 第３図はこの発明で用いられる送信データのフォーマッ
トを示すフォーマット図で、図において（１０）は送信
データであり、従って伝送の誤りがなければ受信データ
となる。伝送の誤りがある場合は、受信データは送信デ
ータと異なるが、フォーマットはもとのままである。以
下、第３図（ａ）に示すものを受信データ（１０〉のフ
ォーマットとする。

受信データ（１０）は１個のプリアンブル（１１）と、
複数個のフレームとから構成され、各フレームはフレー
ム同期信号（１’２＞、メツセージ（１３）、誤り訂正
符号（１４）から構成されている。

第３図に示すフォーマットは、例えばディジタルテレメ
ータ無線装置等に使用され、１例として１フレームのビ
ット数は２００　（一般的にはｎで表す〉で、そのうち
フレーム同期信号のビット数は２０（一般的にはｍで表
す）である。

１０時点で受信装置への電波の到来が開始されると、受
信装置では電波の到来を検知し、ｔｏより微小な時間だ
け遅れたｔ１時点でＳＱ信号が立ち上がる（第３図（Ｃ
））。

ＳＱ信号が立ち上がると、受信装置では自局で発生して
いるクロック周波数を受信データ（１０）のクロック周
波数に位相同期し、このクロック周波数の位相同期（ビ
ット同期という）は４２時点で確立する（第３図（ｄ）
）。これ以後はビット同期のとれたクロック周波数を再
生クロックとして、受信データ（１０〉の復調に使用す
る。時点ｔ２はプリアンブル（１１）の終了時点ｔ３よ
り遅れることがないように、プリアンブル（１１）の長
さが定められている。

第４図は従来のビット誤り訂正装置の構成を示すブロッ
ク図で、図において（１）はフレーム同期信号検出回路
、（２〉はビット誤り訂正回路、（１０〉は第３図（１
０）にそのフォーマットを示す受信データ、（２０〉は
フレーム同期パルス、（５０）は訂正後のデータである
。

フレーム同期信号は特定のビットパターンのｍ（たとえ
ばｍ＝２０）ビットで構成されているので、これと同じ
ビットパターンを記憶するレジスタの内容と、受信デー
タ（１０〉が１ビツトずつ入力され１ビツトずつ排出さ
れる、ｍビットのシフトレジスタの内容とを比較して、
両者が一致した時点にフレーム同期パルス（２０）を発
生して出力する（第３図（ｂ）参照）。

フレーム同期パルス（２０）の位置が確定すると、当該
フレーム中のメツセージ〈１３）と誤り訂正符号（１４
）の位置が確定するので、公知の方法を用いてビット誤
りを訂正することができる。

［発明が解決しようとする課題］ 上記のような従来のビット誤り訂正装置は以上のように
構成されているので、フレーム内のビット配列のパター
ンがフレーム同期信号（１２〉のビットパターンと偶然
一致する場合がある。

また、このような偶然の一致が起こらないような配慮が
なされていても、伝送路においてビット誤りが発生した
場合は偶然一致してしまうことになるし、フレーム同期
信号（１２〉中にビット誤りが発生するとフレーム同期
信号の検出ができなくなる。

以上のような原因で誤った場所にフレーム同期パルス（
２０〉を発生したり、フレーム同期信号（１２〉の位置
でフレーム同期パルス（２０〉が発生しなくなると、メ
ツセージ（１３）と誤り訂正符号（１４）の位置を誤っ
て判断し、誤り訂正５− ができなくなったり、誤訂正してしまったりするという
問題点があった。

すなわち伝送条件が余り良好でないときに、受信データ
（１０）をそのまま使用した場合と訂正後のデータ（５
０）を使用した場合とで、ビットエラー率を比較してみ
ると両方のビットエラー率が余り変わらず、ビット誤り
訂正回路（２）が理論上期待される効果をあげていない
ことがわかる。

これは誤ったフレーム同期パルス（２０）が出力される
からである。

この発明はかかる課題を解決するためになされたもので
、フレーム同期信号検出回路（１）が誤った位置にフレ
ーム同期パルスを出力しても、フレーム同期を誤ること
のないビット誤り訂正装置を提供することを目的として
いる。

［課題を解決するための手段］ この発明にかかるビット誤り訂正装置は、再生クロック
からカウンタによってフレーム同期パルスを発生し、フ
レーム同期信号検出回路（１〉の出力の中の正しいフレ
ーム同期パルスでそのカウ６− ンタを同期することとしたものである。

［作用］ フレーム同期信号検出回路の出力パルスが正しいフレー
ム同期パルスであるか否かは、フレーム同期パルスの出
力間隔をカウンタで計測し、ｎビット間隔の場合圧しい
フレーム同期パルスとし、この正しいフレーム同期パル
スでカウンタを同期して、それ以後はこのカウンタの出
力パルスをフレーム同期パルスとすることとしたもので
ある。

［実施例］ 以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示すブロック図で、図におい
て第３図、第４図と同一符号は同一または相当部分を示
し、（３）は遅延回路、（４〉はカウンタ、（５１）、
（５２）はそれぞれフリップフロップ、（６１）、（６
２）はそれぞれ合致回路、（７）はアンドゲート、（８
）は切り換え回路で、ゲート（８１）、（８２）、（８
３）からなる。

フリップフロップ（５２）は初期化においてリセットし
てもよいが、第１図の実施例ではＳＱ傷信号３０）の立
ち上がり点でリセットされる。カウンタ（４〉はモヂュ
ロｎのカウンタで、再生クロック（４０）を計数する。

合致回路（６１）はカウンタ（４〉の計数値がｎ−１の
ときにパルスを出してフリップフロップ（５１）をセッ
トし、合致回路（６２）はカウンタ（４）の計数値が１
のときにパルスを出してフリップフロップ（５１）をリ
セットする。

フリップフロップ（５２）がリセット状態のときは、フ
レーム同期パルス（２０〉はゲート（８１）を経てカウ
ンタ（４）をリセットする。

第２図は第１図の回路の動作を説明する動作タイムチャ
ートで、第２図（ａ）は第３図（ａ）と同じく受信デー
タ（１０）を示し、第２図（ｂ）は第３図（ｂ）に相当
してフレーム同期パルスを示すが、（２０ｅ）で示す誤
動作パルスを発生した例を示している。第１図のカウン
タ（４）は第２図（ｂ）のパルスごとにリセットされる
ので、その計数値は第２図（ｅ）に示す通りフレーム同
期パルス（２０）の間隔がｎビットのときだけｎｌに達
し、フリップフロップ（５１）がセットされる。

遅延回路（３）はＳＱ傷信号３０〉をほぼプリアンブル
（１１）に相当する時間だけ遅延させるので、遅延回路
（３）の出力は最初のフレーム同期パルス（２０）が出
力される時点では論理「Ｈ」になっており、フリップフ
ロップ（５１）がセットされたすぐ後で発生するフレー
ム同期パルス（２０）は、ゲート（７）を通過してフリ
ップフロップ（５２）をセットする。

フリップフロップ（５２）がセットされると、フレーム
同期パルス（２０）はゲート（８１）で阻止され、カウ
ンタ〈４〉の出力パルス（２２）がゲート（８２）、（
８３）を通過し、正しいフレーム同期パルス（２３）と
して用いられる。その後フリップフロップ（５１）はカ
ウンタ（４）の計数値がｎ−１の時セットされ、１のと
きリセットされるが、フリップフロップ（５２）には影
響がない。

一 第２図のｔ５時点でゲート（７）を通過してフリップフ
ロップ（５２）をセットするフレーム同期パルス（２０
）は、その一つ前のフレーム同期パルス（２０）（ｔ４
時点のパルス）との間隔がｎビットであって正しいフレ
ーム同期パルスと判定された訳であるから、ｔ４時点の
パルスも正しいフレーム同期パルスであり、このパルス
に同期したカウンタ（４）の出力パルス（２２）も正し
いフレーム同期パルスとして用いることができる。

なお第２図に示す例では、ｔ４時点まではフレーム同期
パルスを誤って発生し、ビット誤り訂正回路（２）が正
常に動作しないことを示している。

このような誤動作を避けるためにはプリアンブル（１１
）後の数フレーム分のメツセージには疑似雑音信号等を
挿入し、実際のデータ伝送には使用しないようにすれば
、実効的なフレーム同期パルス（２３）としては、もっ
ばらカウンタ（４）の出力パルス（２２）が使用される
ことになり、誤動作を防止することができる。

また説明の便宜のため、第１図はハードウェア　１０− で構成した回路を示したが、プロセッサのプログラム制
御によっても同様な動作を行うことができる。

［発明の効果］ この発明は以上説明したように、フレーム同期を誤るこ
とがないので、ビット誤り訂正回路での訂正効果を殆ど
理論値に近い点まで向上することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の回路の動作を説明する動作タイムチャート、
第３図はこの発明で用いられる送信データのフォーマッ
トを示すフォーマット図、第４図は従来の装置を示すブ
ロック図。 １・・・フレーム同期信号検出回路、２・・・ビット誤
り訂正回路、４・・・カウンタ、７・・・アンドゲート
、８・・・切り換え回路、５１゜５２・・・それぞれフ
リップフロップ、６１，６２・・・それぞれ合致回路。

Claims (1)

1. 【特許請求の範囲】 送信データの冒頭にプリアンブルを置き、その後のデー
   タはｎビットごとに１フレームを構成し、ｎビットのフ
   レームの最初のｍビットは所定のビットパターンを有す
   るフレーム同期信号とし、残りのｎ−ｍビットをメッセ
   ージ及び誤り訂正符号として送出されるデータを受信し
   て上記メッセージ中のビット誤りを訂正するビット誤り
   訂正装置において、 受信データからクロックパルスを再生して再生クロック
   を出力する手段、 受信データ中のフレーム同期信号の上記所定のビットパ
   ターンに基づきフレーム同期パルスを発生するフレーム
   同期信号検出回路、 上記再生クロックを計数するモヂュロｎのカウンタ、 このカウンタの計数値により上記フレーム同期信号検出
   回路の出力のフレーム同期パルスのパルス間隔を計測し
   、互いにｎビットの間隔を有するフレーム同期パルスは
   正しいフレーム同期パルスであると判定し、この正しい
   フレーム同期パルスにより上記カウンタを同期しそれ以
   後は上記カウンタの出力パルスをフレーム同期パルスと
   して使用するよう切り換える切り換え回路、 を備えたことを特徴とするビット誤り訂正装置。