JPH03185854A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH03185854A
JPH03185854A JP1323723A JP32372389A JPH03185854A JP H03185854 A JPH03185854 A JP H03185854A JP 1323723 A JP1323723 A JP 1323723A JP 32372389 A JP32372389 A JP 32372389A JP H03185854 A JPH03185854 A JP H03185854A
Authority
JP
Japan
Prior art keywords
semiconductor element
spacer
solder
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1323723A
Other languages
English (en)
Inventor
Yoshikatsu Watanabe
渡邊 美勝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP1323723A priority Critical patent/JPH03185854A/ja
Publication of JPH03185854A publication Critical patent/JPH03185854A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/292Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83136Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は、L S I  (Large  5cale
  I ntegration ;大規模集積回路)の
パッケージ構造に係り、特に、ボール・ボンディング法
による半導体集積回路の製作に好適な半導体集積回路に
関するものである。
【従来の技術〕
従来の半導体集積回路の製作方法の1つに、フェース・
ボンディング技術がある。これは、薄膜集積回路の上に
半導体チップ(トランジスタ等の単体または半導体集積
回路)を下向きにのせ、その端子を薄膜回路側の端子に
溶接して付けるやO力である。更に、このフェース・ボ
ンディング技術には、ボール・ボンディング法と呼ばれ
、半導体チップ側の端子として、半田を薄く付けた銅の
ボールを用いるものがある。フェース・ボンディング技
術の特徴には、以下のものがある。 (i)能動半導体素子チップおよび集積回路チップの回
路化の際の溶接が1工程で出来、従来の細線溶接法に比
べて、配線工数が著しく低減する。 例えば、14ビンのシリコン集積回路の場合、14×2
ボンドの細線溶接と1ボンドのチップ溶接、合計29ボ
ンドに相当する仕事が、ただ1回のフェース・ボンディ
ングで済む。 (ii)細線ボンディングを使わないため、回路の信頼
性が著しく向上する。 (iff)組み立て費用が節約され、集積回路の低価格
化に役立つ。 その他にも、長所となる特徴があるが、省略する。 これらフェース・ボンディング技術およびボTル・ボン
ディング法に関しては、関口存哉・田内省二共著「わか
りやすい集積回路」 (産報出版株式会社発行)のPP
、133〜137に詳しく記載されている。 第4図は、ボール・ボンディング法に基づく半導体集積
回路の実装構造を示す断面図である。 半導体素子lをキャリア基板3に、半田ボール2で接続
し、同様に、このキャリア基板3を多層回路基板4に半
田ボール2で接続して構成されている。さらに5半導体
素子1の裏側から、ジャバラ7を設けた冷却板8をバネ
6により押し当てながら、冷却液5で各素子を冷却する
実装構造となっている。 第5図は、ボール・ボンディング法に基づく半導体集積
回路の気密封止した実装構造を示す断面図である。 第4図に示された実装構造において、半導体素子1をカ
バー10で覆い、かつ、気密封止用半田9により気密封
止して、更に、キャリア基板3の周辺部と多層回路基板
4をも気密封止用半田9で気密封止している。 この実装構造は、半田ボールの耐湿性を向上させるもの
であるが、更に、バネ6による圧力を、気密封止用半田
9でも受は止めることになり、バネ6の圧力による半田
ボール2の負荷が軽減される。 これらの半導体集積回路に関連する公知の文献としては
、例えば、特開昭57−21845号公報、および、特
開昭63−95637号公報がある。 【発明が解決しようとする課題】 ボール・ボンディング法においては、冷却体を押し当て
る圧力は、なるべく高い方が、冷却面では有利(冷却体
の浮き上がりや効率)である。しかし、第4図に示され
た実装方法では、バネ6の押し当て圧力が、全て、半田
ボール2に加わるため、半田が耐え切れない問題があっ
た。 また、第5図の実装構造においても、未だ、半田ボール
2が耐え切れず、クラック等の損傷を起こしていた。 このように、従来のボール・ボンディング法による実装
構造を持つ半導体集積回路では、冷却体を押し当てる圧
力の件に関しての配慮がされていなかった。そのため、
冷却性能を向上させるために、冷却体を押し当てる圧力
を強くすると、半田にクラックなどが発生してしまう等
の問題があった。 本発明の目的は、これら従来技術の課題を解決し、冷却
板の押し当て圧力を高くしても半田クラックを発生させ
ず、冷却性能を向上させる実装構造を持つ半導体集積回
路を提供することである。 〔課題を解決するための手段〕 上記目的を達成するため、本発明の半導体集積回路は、
(1)半導体素子とキャリア基板との間に、冷却体から
の圧力を受けて、半田ボールへの圧力を軽減するスペー
サを施したことを特徴とする。 また、(2)キャリア基板と多層回路基板との間に、冷
却体からの圧力を受けて、半田ボールへの圧力を軽減す
るスペーサを施したことを特徴とする。 また、(3)上記(1)に記載の半導体集積回路<(4
おいて、半導体素子とキャリア基板にそれぞれバンプを
施し、このバンプ間を半田で接続してスペーサを形成す
ることを特徴とする。 また、(4)上記(2)に記載の半導体集積回路におい
て、キャリア基板と多層回路基板にそれぞれバンプを施
し、このバンプ間を半田で接続してスペーサを形成する
ことを特徴とする。 また、(5)上記(1)または(2)のいずれかに記載
の半導体集積回路において、スペーサは、硬質材からな
り、この硬質材からなるスペーサを半導体素子とキャリ
ア基板の間、もしくは、キャリア基板と多層回路基板の
間に挾み込んだことを特徴とする。 また、(6)上記(1)または(2)のいずれかに記載
の半導体集積回路において、半導体素子とキャリア基板
の間、もしくは、キャリア基板と多層回路基板の間を、
硬化性の充填材で充填してスペーサを形成することを特
徴とする。
【作用〕
本発明において、スペーサは、半導体素子とギヤリア基
板の間に挾まれている。そして、冷却体の押し当てによ
り、半田に生じる単位面積当たりの圧力が、半田の耐圧
性に対して充分小さくなるような面積を有している。ま
た、同様のスペーサを、キャリア基板と多層回路基板の
間に挾み込む構造となっている。 冷却体の押し当て圧力は、半導体素子を通して。 この半導体素子に接続されている半田ボールとスペーサ
に加わる。ここで、スペーサの面積を大きくしていくと
、単位面積当たりの圧力は低下する。 従って、スペーサの1liiIRを充分広くすれば、半
田に加わる面積当たりの圧力を、半田の耐圧以下にする
。 同様に、キャリアと多層回路基板の間に、充分な面積の
スペーサを置くことにより、半田に加わる単位面積当た
りの圧力を、半田の耐圧以下にする。 〔実施例j 以下、本発明の実施例を図面により詳細に説鳴する。 第1図は、本発明を施した半導体集積回路の一実施例の
構造を示す断面図である。 従来技術として説明した、第4図における半導体集積回
路の構成に、本発明であるスペーサを付与したものであ
る。 すなわち、半導体素子lと、この半導体素子lの熱膨張
係数に、充分に近い熱膨張係数を示すセラミックを用い
たキャリア基板3を、バッド12を介して、半田ボール
2で接続し、同時に、スペーサ用バッド13を介して、
半田11で接続する。 これにより、半田11は、スペーサとして形成される。 同様にして、キャリア基板3と、このキャリア基板3の
熱膨張係数に、充分近い熱膨張係数を持つムライト結晶
板からなる多層セラミック回路基板である多層回路基板
4を、半田ボール2とスペーサ用半田11.および、ス
ペーサ用バッド13により接続する。 このように接続された半導体素子lに、冷却板8とジャ
バラ7からなる冷却体を、バネ6により押し当て、冷却
液5を流すことにより半導体を冷却する。 この時、従来の実装構造では、冷却温度とバネ6により
、半田ボール2にクラック等の損傷を発生していた。し
かし、本実施例では、スペーサ用半田11およびスペー
サ用パッド13を付与したことにより、半田ボール2に
かかる圧力を分散し、半田ボール2のクラック等の損傷
を防ぐことが可能である。 すなわち、冷却体8の押し当て圧力は、半導体素子lを
通して、この半導体素子lに接続されている半田ボール
2とスペーサ用半田11およびスペーサ用パッド13に
加わる。′ここで、スペーサ用パッド13の面積を大き
くしていくと、単位面積当たりの圧力は低下する。従っ
て、スペーサ用パッド13の面積を充分広くすれば、半
田ボール2に加わる面積当たりの圧力を、半田ボール2
の耐圧以下にすることが出来る。 同様に、キャリア基板3と多層回路基板4の間に、充分
な面積のスペーサ用半田11およびスに一す用バッド1
3を置くことにより、半田ボール2に加わる単位面積当
たりの圧力を、半田ボール2の耐圧以下にすることが出
来る。 第2図は、第1図における半導体集積回路の構造を示す
平面図である。 第2図(a)は、スペーサ用半田およびスペーサ用パッ
ドの形状が、半導体素子およびキャリア基板の外周を取
り囲む形状で付与された構成を示す平面図である。 また、第2図(b)は、スペーサ用半田およびスペーサ
用パッドの形状が1分割して付与された構成を示す平面
図である。 第2図(a)および(b)の構成において重要なことは
、スペーサ用半田11およびスペーサ用パッド13によ
り構成される接続面積が、第1図における冷却体8の押
し当て圧力を逃すのに充分であれば良いということであ
る。 すなわち、 (バネの圧力)÷(半田の接触面積)<(半田の耐圧力
) であれば良い。 尚、このスペーサの材質を、半田ではなく硬質の樹脂や
セラミックとして、接着材で半導体素子1やキャリア基
板3、および、多層回路基板4に接着することにしても
良い、更に、半導体素子lとキャリア基板3、そして、
多層回路基板4にバンプを設け、そのバンプにこれらの
スペーサを施しても良い。 第3図は、本発明の第2の実施例である半導体集積回路
の概略構成を示す断面図である。 半導体素子lとキャリア基板3、および、多層回路基板
4が半導体ボール2により接続されると共に、第1図に
おけるスペーサ用半田11およびスペーサ用パッド13
の代わりに、硬化性樹脂14を充填した構成となってい
る。 この硬化性樹脂14により、半導体素子lを介して半導
体ボール2にかかる圧力は分散され、半導体ボール2の
クラック等の損傷を防ぐ。 このように、チップやキャリアの周辺にスペーサを入れ
ることで、半田に加わる単位面積当たりの圧力を低下さ
せることが出来る。 以上のように、第1の実施例、および、第2の実施例に
よれば、半田ボールを損傷すること無く冷却体の押し当
て圧力を大きくすることができるので、半導体素子と冷
却板の接触面を安定に保つことが出来る。 【発明の効果】 本発明によれば、冷却板の押し当て圧力を高くすること
が可能であり、半導体集積回路の冷却効果が良くなり、
生産効率が向上する。
【図面の簡単な説明】
第1図は本発明を施した半導体集積回路の第1の実施例
を示す断面図、第2図は第1図における半導体集積回路
の構造を示す平面図、第3図は本発明を施した半導体集
積回路の第2の実施例を示す断面図、第4図はボール・
ボンディング法に基づ〈従来の半導体集積回路の実装構
造を示す断面図、第5図はボール・ボンディング法に基
づ〈従来の半導体集積回路の気密封止した実装構造をβ
す断面図である。 1:半導体素子、2:半田ボール、3:キャリア基板、
4:多層回路基板、5:冷却液、6:バネ、7:ジャバ
ラ、8:冷却板、9:気密封止用半田、10:カバー、
11ニスペーサ用半田、12:パッド、13ニスペーサ
用パツド、14:硬化性樹脂。 第 図 第 図 (a) 第 図 土冬

Claims (1)

  1. 【特許請求の範囲】 1、半導体素子と該半導体素子を搭載するキャリア基板
    からなり、該半導体素子を冷却する冷却体を該半導体素
    子に押し当て、上記キャリア基板の端子と上記半導体素
    子の端子とを半田ボールにより接続するボール・ボンデ
    ィング法に基づき形成される半導体集積回路において、
    上記半導体素子と上記キャリア基板との間に、上記冷却
    体からの圧力を受けて上記半田ボールへの圧力を軽減す
    るスペーサを施したことを特徴とする半導体集積回路。 2、半導体素子を搭載しているキャリア基板と該キャリ
    ア基板を搭載する多層回路基板からなり、上記半導体素
    子を冷却する冷却体を該半導体素子に押し当て、上記多
    層回路基板の端子と上記キャリア基板の端子とを半田ボ
    ールにより接続するボール・ボンディング法に基づき形
    成される半導体集積回路において、上記キャリア基板と
    上記多層回路基板との間に、上記冷却体からの圧力を受
    けて上記半田ボールへの圧力を軽減するスペーサを施し
    たことを特徴とする半導体集積回路。 3、請求項1に記載の半導体集積回路において、上記半
    導体素子と上記キャリア基板にそれぞれバンプを施し、
    該バンプ間を半田で接続して上記スペーサを形成するこ
    とを特徴とする半導体集積回路。 4、請求項2に記載の半導体集積回路において、上記キ
    ャリア基板と上記多層回路基板にそれぞれバンプを施し
    、該バンプ間を半田で接続して上記スペーサを形成する
    ことを特徴とする半導体集積回路。 5、請求項1または2のいずれかに記載の半導体集積回
    路において、上記スペーサは、硬質材からなり、該硬質
    材からなるスペーサを上記半導体素子と上記キャリア基
    板の間、もしくは、上記キャリア基板と上記多層回路基
    板の間に挟み込んだことを特徴とする半導体集積回路。 6、請求項1または2のいずれかに記載の半導体集積回
    路において、上記半導体素子と上記キャリア基板の間、
    もしくは、上記キャリア基板と上記多層回路基板の間を
    、硬化性の充填材で充填して上記スペーサを形成するこ
    とを特徴とする半導体集積回路。
JP1323723A 1989-12-15 1989-12-15 半導体集積回路 Pending JPH03185854A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1323723A JPH03185854A (ja) 1989-12-15 1989-12-15 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1323723A JPH03185854A (ja) 1989-12-15 1989-12-15 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH03185854A true JPH03185854A (ja) 1991-08-13

Family

ID=18157888

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1323723A Pending JPH03185854A (ja) 1989-12-15 1989-12-15 半導体集積回路

Country Status (1)

Country Link
JP (1) JPH03185854A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0727161U (ja) * 1993-10-22 1995-05-19 株式会社アドバンテスト 電子部品用冷却装置
US5751062A (en) * 1994-12-15 1998-05-12 Hitachi, Ltd. Cooling device of multi-chip module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0727161U (ja) * 1993-10-22 1995-05-19 株式会社アドバンテスト 電子部品用冷却装置
US5751062A (en) * 1994-12-15 1998-05-12 Hitachi, Ltd. Cooling device of multi-chip module

Similar Documents

Publication Publication Date Title
US6380621B1 (en) Semiconductor device and manufacturing method thereof
JP3129928B2 (ja) 樹脂封止型半導体装置
US5849606A (en) Semiconductor device and manufacturing of the same
US20040063247A1 (en) Semiconductor device and method for manufacturing the same
JP2002222889A (ja) 半導体装置及びその製造方法
JPH10294423A (ja) 半導体装置
US20030042618A1 (en) Semiconductor device and a method of manufacturing the same
JP2002222830A (ja) 半導体装置およびそれを用いる液晶モジュール
JPH11260851A (ja) 半導体装置及び該半導体装置の製造方法
US7659620B2 (en) Integrated circuit package employing a flexible substrate
JP2002261232A (ja) 半導体装置
JP4626445B2 (ja) 半導体パッケージの製造方法
JPH0855875A (ja) 半導体装置
US6887777B2 (en) Method for connecting an integrated circuit to a substrate and corresponding circuit arrangement
JP3688801B2 (ja) 半導体装置及びその製造方法並びにその実装方法
JP2000349228A (ja) 積層型半導体パッケージ
JPH03185854A (ja) 半導体集積回路
JPH0637233A (ja) 半導体集積回路装置およびその製造方法
JP2865496B2 (ja) マルチチップモジュール
JPH0917827A (ja) 半導体装置
JPH09321188A (ja) 半導体装置及びその実装方法
JP2822990B2 (ja) Csp型半導体装置
KR19980025890A (ko) 리드 프레임을 이용한 멀티 칩 패키지
JPH0661368A (ja) フリップチップ型半導体装置
JPH0658922B2 (ja) 半導体装置