JPH03185712A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03185712A JPH03185712A JP32460589A JP32460589A JPH03185712A JP H03185712 A JPH03185712 A JP H03185712A JP 32460589 A JP32460589 A JP 32460589A JP 32460589 A JP32460589 A JP 32460589A JP H03185712 A JPH03185712 A JP H03185712A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000013078 crystal Substances 0.000 claims description 40
- 238000000151 deposition Methods 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 5
- 230000010354 integration Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 52
- 239000007789 gas Substances 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 229910005091 Si3N Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し
絶縁膜上にＳｉＧｅ単結晶膜を製造する方法及びそのＳ
ｉＧｅ単結晶膜を利用したワイドギャップのへテロ接合
デバイスを提供することを目的としＳｉ基板上にＧｅ膜
或いはＧｅＳｉ膜を堆積した後、該Ｇｅ膜或いはＧｅＳ
ｉ膜と該Ｓｉ基板表面のＳｉを反応させる熱処理を行い
、該Ｓｉ基板と該Ｇｅ膜或いはＧｅＳｉ膜との間でＳｉ
Ｇｅ単結晶膜を形成する半導体装置の製造方法により構
成する。
ｉＧｅ単結晶膜を利用したワイドギャップのへテロ接合
デバイスを提供することを目的としＳｉ基板上にＧｅ膜
或いはＧｅＳｉ膜を堆積した後、該Ｇｅ膜或いはＧｅＳ
ｉ膜と該Ｓｉ基板表面のＳｉを反応させる熱処理を行い
、該Ｓｉ基板と該Ｇｅ膜或いはＧｅＳｉ膜との間でＳｉ
Ｇｅ単結晶膜を形成する半導体装置の製造方法により構
成する。
また、絶縁膜上にＳｉ膜を有するＳＯＩ基板にＧｅ膜或
いはＧｅＳｉ膜を堆積した後、該Ｇｅ膜或いはＧｅＳｉ
膜と該Ｓｉ膜を反応させる熱処理を行い、該Ｓｉ膜をＳ
ｉＧｅ単結晶膜とする半導体装置の製造方法により構す
る。
いはＧｅＳｉ膜を堆積した後、該Ｇｅ膜或いはＧｅＳｉ
膜と該Ｓｉ膜を反応させる熱処理を行い、該Ｓｉ膜をＳ
ｉＧｅ単結晶膜とする半導体装置の製造方法により構す
る。
また、上記半導体装置に、該ＳｉＧｅ単結晶膜と異なる
組成のＳｉＧｅ単結晶膜或いはＳｉ単結晶膜をエビタキ
シャル成長する工程を含む半導体装置の製造方法により
構成する。
組成のＳｉＧｅ単結晶膜或いはＳｉ単結晶膜をエビタキ
シャル成長する工程を含む半導体装置の製造方法により
構成する。
本発明は半導体装置の製造方法に関する。
近年、半導体装置は高集積化と高速化が要求され、それ
らを高い歩留りをもって実現することが要求されている
。
らを高い歩留りをもって実現することが要求されている
。
このため７かかる要求に応える半導体装置とその製造方
法が必要とされる。
法が必要とされる。
従来、 ＧｅやＳｉ等の第■族半導体では、ヘテロ接合
がうまく作れないためにヘテロバイポーラトランジスタ
（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）等
の高速デバイスが実現できなかった。特に、Ｓｉ上に良
好なワイドギャップ材を堆積することができないために
、いわゆるワイドギャップトランジスタの実現が難しか
った。
がうまく作れないためにヘテロバイポーラトランジスタ
（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）等
の高速デバイスが実現できなかった。特に、Ｓｉ上に良
好なワイドギャップ材を堆積することができないために
、いわゆるワイドギャップトランジスタの実現が難しか
った。
Ｇｅの上にそれよりバンドギャップの大きいＳｉＧｅを
堆積することはできるが、 Ｇｅは大口径、低欠陥のも
のが入手できない。また、 Ｇｅは酸化工程が複雑で良
好な酸化膜を得ることが難しいので、素子分離が難しい
。
堆積することはできるが、 Ｇｅは大口径、低欠陥のも
のが入手できない。また、 Ｇｅは酸化工程が複雑で良
好な酸化膜を得ることが難しいので、素子分離が難しい
。
本発明の目的の一つは、大口径かつ低欠陥でバンドギャ
ップが狭い結晶をＳｉ基板上に形成し、その上にワイド
ギャップ材を積むことにより、高速デバイスが実現でき
るような半導体装置を提供することにある。
ップが狭い結晶をＳｉ基板上に形成し、その上にワイド
ギャップ材を積むことにより、高速デバイスが実現でき
るような半導体装置を提供することにある。
さらに、このような半導体装置を用いて、高速の半導体
装置を製造する方法を提供することを目的とする。
装置を製造する方法を提供することを目的とする。
上記課題は、 Ｓｔ基板ｌ上にＧｅ膜或いはＧｅＳ ｉ
膜２を堆積した後、該Ｇｅ膜或いはＧｅＳ ｉ膜２と該
Ｓｉ基板１表面のＳｔを反応させる熱処理を行い、該Ｓ
ｉ基板ｌと該Ｇｅ膜或いはＧｅＳ ｉ膜２との間でＳｉ
Ｇｅ単結晶膜４ａを形成する半導体装置の製造方法によ
って解決される。
膜２を堆積した後、該Ｇｅ膜或いはＧｅＳ ｉ膜２と該
Ｓｉ基板１表面のＳｔを反応させる熱処理を行い、該Ｓ
ｉ基板ｌと該Ｇｅ膜或いはＧｅＳ ｉ膜２との間でＳｉ
Ｇｅ単結晶膜４ａを形成する半導体装置の製造方法によ
って解決される。
また、絶縁膜５２上にＳｉ膜５３を有するＳＯ！基板５
にＧｅ膜或いはＧｅＳｉ膜６を堆積した後＊ ＦＮＧｅ
膜或いはＧｅＳｉ膜６と該Ｓｉ膜５３を反応させる熱処
理を行い、該Ｓｉ膜５３をＳｉＧｅ単結晶膜９ａとする
半導体装置の製造方法によって解決される。
にＧｅ膜或いはＧｅＳｉ膜６を堆積した後＊ ＦＮＧｅ
膜或いはＧｅＳｉ膜６と該Ｓｉ膜５３を反応させる熱処
理を行い、該Ｓｉ膜５３をＳｉＧｅ単結晶膜９ａとする
半導体装置の製造方法によって解決される。
また、上記の半導体装置に、該ＳｉＧｅ単結晶膜４ａ。
９ａと異なる組成のＳｉＧｅ単結晶膜或いはＳｉ単結晶
膜をエピタキシャル成長する工程を含む半導体装置の製
造方法によって解決される。
膜をエピタキシャル成長する工程を含む半導体装置の製
造方法によって解決される。
本発明では、 Ｓｉ基板１表面のＳｉを、堆積したＧｅ
と反応させてＳｉＧｅ単結晶膜４ａに変えている。また
、ＳＯＩ基板５のＳｔ膜５３を、堆積したＧｅと反応さ
せてＳｉＧｅ単結晶膜９ａに変えている。ＳｉＧｅはＳ
ｉに比べてバンドギャップが小さく、シかもその上にＳ
ｉヲヘテロエビタキシャル戒成長ることは容易である。
と反応させてＳｉＧｅ単結晶膜４ａに変えている。また
、ＳＯＩ基板５のＳｔ膜５３を、堆積したＧｅと反応さ
せてＳｉＧｅ単結晶膜９ａに変えている。ＳｉＧｅはＳ
ｉに比べてバンドギャップが小さく、シかもその上にＳ
ｉヲヘテロエビタキシャル戒成長ることは容易である。
それゆえ、ナローギャップ基板上のワイドギャップ構造
が容易に実現できる。
が容易に実現できる。
しかも、絶縁膜上ＳｉＧｅ構造（ＳｉＧｅ Ｏｎ Ｉ
）は基板容量を低減できるので、この面からも高速デバ
イスに有利である。
）は基板容量を低減できるので、この面からも高速デバ
イスに有利である。
さらに、 ５ｌｌ−Ｘ Ｇｅ、膜は素子分離も容易にで
きる。Ｘ値は熱処理温度等を制御することで比較的自由
に選ぶことができるが、Ｓｉの拡散係数が大きいことか
ら、 ０．０５〜０．７の間が最も得られ易い。
きる。Ｘ値は熱処理温度等を制御することで比較的自由
に選ぶことができるが、Ｓｉの拡散係数が大きいことか
ら、 ０．０５〜０．７の間が最も得られ易い。
第１図（ａ）乃至（ｃ）は実施例Ｉを説明するための断
面図で、半導体基板の製造工程を示すものであり、以下
、これらの図を参照しながら説明する。
面図で、半導体基板の製造工程を示すものであり、以下
、これらの図を参照しながら説明する。
第１図（ａ）参照
Ｓｉ基板１の上に、ｆＩｉ圧ＣＶＤ法により、基板温度
５５０’Ｃ，圧力 Ｉ Ｔｏｒｒの条件でＧｅ１ｍガス
５０ｃｃ及びＳｉＪ、ガス１００ｃｃを供給し、厚さ０
．７μｍのＳｉｏ、 ５Ｇｅｏ、 ｓ膜２を形成した。
５５０’Ｃ，圧力 Ｉ Ｔｏｒｒの条件でＧｅ１ｍガス
５０ｃｃ及びＳｉＪ、ガス１００ｃｃを供給し、厚さ０
．７μｍのＳｉｏ、 ５Ｇｅｏ、 ｓ膜２を形成した。
さらに、その上にＣＶＤ法によりＳｉｎ、膜３を３００
人堆積した後、５１３Ｎ４膜３１を１０００人堆積した
。
人堆積した後、５１３Ｎ４膜３１を１０００人堆積した
。
なお、 Ｇｅ１．ガスとＳｉＨ４ガスの混合ガスに替え
て。
て。
Ｇｅ）１．ガスのみを供給してもよい。この場合は、
Ｇｅ膜２が形成される。
Ｇｅ膜２が形成される。
その後、高圧アニール炉により、２気圧の窒素雰囲気で
１２００°Ｃ，１００時間アニールし、４８時間かけて
常温まで冷却した。
１２００°Ｃ，１００時間アニールし、４８時間かけて
常温まで冷却した。
第１図（ｂ）参照
Ｓｉ：ｕＬＬａＩ３５ｉＯｚ膜３をエツチングして除去
した。
した。
表面には厚さ約３μｍのＳｉ、、 ＧｅＸ結晶膜４が形
成された。
成された。
第１図（ｃ）参照
表面層は欠陥が多いので９表面層を約１．５μｍ除去し
て、厚さ約１．５μｍのＳｉ、、 Ｇｅ、単結晶膜４ａ
を得た。
て、厚さ約１．５μｍのＳｉ、、 Ｇｅ、単結晶膜４ａ
を得た。
かくして１表面に５ｔｌ−ｘ ＧｅＸ単結晶膜４ａの形
成された半導体基板が得られた。
成された半導体基板が得られた。
実施例■
第２図（ａ）乃至（ｄ）は実施例■を説明するための断
面図で、ＳＯＩ基板を用いた半導体基板の製造工程を示
す。
面図で、ＳＯＩ基板を用いた半導体基板の製造工程を示
す。
第２図（ａ）参照
支持基板５１．絶縁膜５２． Ｓｉ膜５３からなるｓｏ
ｒ基板５を示す。ＳＯ■基板５は張付は法により作られ
たもので、絶縁＠５２は厚さ１μｍのＳｉＯ□膜。
ｒ基板５を示す。ＳＯ■基板５は張付は法により作られ
たもので、絶縁＠５２は厚さ１μｍのＳｉＯ□膜。
Ｓｔ膜５３は厚さ３μｍに研磨されたものである。
第２図（ｂ）参照
ＳＯＩ基板５のＳｉ膜５３上に、減圧ＣＶＤ法により、
基板温度５５０°Ｃ９圧力Ｉ Ｔｏｒｒの条件でＧｅＨ
４ガス５０ｃｃ及びＳｉＪ、ガス１００ｃｃを供給し、
厚さ０、’７ｕｍのＳｉｏ、 ５Ｇｅｏ、 ｓ膜６を形
成した。
基板温度５５０°Ｃ９圧力Ｉ Ｔｏｒｒの条件でＧｅＨ
４ガス５０ｃｃ及びＳｉＪ、ガス１００ｃｃを供給し、
厚さ０、’７ｕｍのＳｉｏ、 ５Ｇｅｏ、 ｓ膜６を形
成した。
このとき、 Ｇｅ１（、ガスと５ｉｌ（、ガスの混合ガ
スに替えて、 ＧｅＨ，ガスのみを供給してもよい。こ
の場合は、 Ｇｅ膜６が形成される。
スに替えて、 ＧｅＨ，ガスのみを供給してもよい。こ
の場合は、 Ｇｅ膜６が形成される。
その上に、保護膜としてＣＶＤ法により５ｉｎ２膜７を
３００人堆積した後、 Ｓｉ３Ｎ、膜８を１０００入堆
積した。
３００人堆積した後、 Ｓｉ３Ｎ、膜８を１０００入堆
積した。
その後、高圧アニール炉により、２気圧の窒素雰囲気で
１２００°ｃ、ｔｏｏ時間アニールし、４８時間かけて
常温まで冷却した。
１２００°ｃ、ｔｏｏ時間アニールし、４８時間かけて
常温まで冷却した。
第２図（ｃ）参照
５ｉＪａ膜８とＳｉｎ、膜７をエツチングして除去した
。表面にはＳｉとＧｅの相互拡散により、厚さ約３．７
μｍの組成Ｓｉ、）、ｑ Ｇｅａｌ の結晶膜９が形成
された。
。表面にはＳｉとＧｅの相互拡散により、厚さ約３．７
μｍの組成Ｓｉ、）、ｑ Ｇｅａｌ の結晶膜９が形成
された。
第２図（ｄ）参照
表面層は欠陥が多いので２表面層を約１．５μｍ除去し
て、厚さ約２．２μｍのＳｉｏ、 ｑ Ｇｅｏ、 ｌ単
結晶膜９ａを得た。
て、厚さ約２．２μｍのＳｉｏ、 ｑ Ｇｅｏ、 ｌ単
結晶膜９ａを得た。
かくして、絶縁ＩＩ！５２上にＳｉ、、 ｇ Ｇｅｏ１
単結晶膜９ａの形成された半導体基板が得られた。
単結晶膜９ａの形成された半導体基板が得られた。
実施例■
第３図（ａ）乃至（ｄ）は実施例■を説明するための断
面図で、実施例■で示した半導体基板を用いてヘテロバ
イポーラトランジスタを形成する工程を示している。
面図で、実施例■で示した半導体基板を用いてヘテロバ
イポーラトランジスタを形成する工程を示している。
第３図（ａ）参照
実施例■で製造した半導体基板を示す。
第３図（ｂ）参照
全面に５００ ｋｅＶ 、 ５ Ｘ １０ ”ｃｍ−
’の条件で、りんイオン（Ｐ９）を打ち込む。Ｓｉｏ、
９ Ｇｅｅ、 ｌ単結晶膜９ａの底部にイオン注入層
１０が形成される。
’の条件で、りんイオン（Ｐ９）を打ち込む。Ｓｉｏ、
９ Ｇｅｅ、 ｌ単結晶膜９ａの底部にイオン注入層
１０が形成される。
第３図（ｃ）参照
活性化熱処理を行い、イオン注入層１０をｎ°型コレク
タ層ｌＯとし、さらに素子形Ｉ；７．領域を残すように
Ｓｆｏ、 ９ Ｇｅ６１単結晶膜９ａをエツチングする
。
タ層ｌＯとし、さらに素子形Ｉ；７．領域を残すように
Ｓｆｏ、 ９ Ｇｅ６１単結晶膜９ａをエツチングする
。
第３図（ｄ）参照
５ｉ６１Ｇｅｏ、 ｌ単結晶膜９ａに１通常のポリシリ
コン・セルファラインプロセスでヘテロバイポーラトラ
ンジスタを形成する。第３図（ｄ）で１１はｎ−型コレ
クタ層、１２はＰ型ベース層、 １３．１５は絶縁膜、
１４はポリシリコン膜、１６はｎ型工ξツタ層を表す。
コン・セルファラインプロセスでヘテロバイポーラトラ
ンジスタを形成する。第３図（ｄ）で１１はｎ−型コレ
クタ層、１２はＰ型ベース層、 １３．１５は絶縁膜、
１４はポリシリコン膜、１６はｎ型工ξツタ層を表す。
ｎ−型コレクタｉｔｔはりんを含むＳｉｎ、 ｑ Ｇｅ
ｏ、 １単結晶膜であり、その上にｎ型エミツタ層１６
としてＳｔをエピタキシャル成長する。
ｏ、 １単結晶膜であり、その上にｎ型エミツタ層１６
としてＳｔをエピタキシャル成長する。
ｎ型エミツタ層１６のＳｉは、Ｐ型ベース層１２のＳｉ
ａ、 ｑ Ｇｅｏ、 ｒ に対してエネルギーバンドギ
ャップが大き（、いわゆるワイドギャップトランジスタ
が実現される。
ａ、 ｑ Ｇｅｏ、 ｒ に対してエネルギーバンドギ
ャップが大き（、いわゆるワイドギャップトランジスタ
が実現される。
実施例■
第４図は実施例■を説明するための断面図で。
実施例■で示した半導体基板の絶縁膜５２の上にＧｅＳ
ｉ系ＨＥＭＴＯ形威さ形成半導体装置の断面図であり、
５１は支持基板、５２は絶縁膜、１７はチャネル層、
１８は電子供給層、１９はゲート電極、２０はソース電
極、２１はドレイン電極を表す。
ｉ系ＨＥＭＴＯ形威さ形成半導体装置の断面図であり、
５１は支持基板、５２は絶縁膜、１７はチャネル層、
１８は電子供給層、１９はゲート電極、２０はソース電
極、２１はドレイン電極を表す。
チャネル層１７はＳｉＩ□Ｇｅ、単結晶膜９ａそのもの
を用い２組成はＳｉｏ、 ｑ Ｇｅｅ、 ＋である。電
子供給層１８はＳｉ膜であり、チャネル層１７よりＳｉ
組戒が多く、チャネル層１７上にエピタキシャル成長す
ることによりヘテロ接合を得る。
を用い２組成はＳｉｏ、 ｑ Ｇｅｅ、 ＋である。電
子供給層１８はＳｉ膜であり、チャネル層１７よりＳｉ
組戒が多く、チャネル層１７上にエピタキシャル成長す
ることによりヘテロ接合を得る。
ゲート電極１９はＡＩである。ソース電極２０．ドレイ
ン電極２１はＡｕ／Ｇｅ／Ａｕでチャネル層１７まで拡
散させる。
ン電極２１はＡｕ／Ｇｅ／Ａｕでチャネル層１７まで拡
散させる。
実施例■
第５図は実施例Ｖを説明するための断面図で。
絶縁膜５２の上に共鳴トンネリング・ホットエレクトロ
ン・トランジスタ（ＲＨＥＴ）を有する半導体装置の断
面図であり、５１は支持基板、５２は絶縁膜、２２はｎ
＋型型心１５５層２３はｎ−型コレクタ層、２４はコレ
クタバリア層、２５はベース層、２６はエミッタバリア
層、２７はエミッタ層、２８はエミッタ電極、２９はベ
ース電極を表す。
ン・トランジスタ（ＲＨＥＴ）を有する半導体装置の断
面図であり、５１は支持基板、５２は絶縁膜、２２はｎ
＋型型心１５５層２３はｎ−型コレクタ層、２４はコレ
クタバリア層、２５はベース層、２６はエミッタバリア
層、２７はエミッタ層、２８はエミッタ電極、２９はベ
ース電極を表す。
実施例■で示した半導体基板全面に５００ ｋｅＶ 。
５×１０目ｃｍ−３の条件で、りんイオン（Ｐ＋）を打
ち込み、ｎ゛型コレクタ層２２を５１６０ｇＧｅ＋、
＋単結晶膜９ａの底部に形成する。さらに、 Ｓｉｏ、
ｑＧｅｏ、＋単結晶膜９ａにりんイオン（Ｐ゛）を打ち
込み。
ち込み、ｎ゛型コレクタ層２２を５１６０ｇＧｅ＋、
＋単結晶膜９ａの底部に形成する。さらに、 Ｓｉｏ、
ｑＧｅｏ、＋単結晶膜９ａにりんイオン（Ｐ゛）を打ち
込み。
ｎ−型コレクタ層２３を形成し、その上にコレクタバリ
ア層２４．ベース層２５．エミッタバリア層２６゜エミ
ツタ層２７をエピタキシャル成長する。
ア層２４．ベース層２５．エミッタバリア層２６゜エミ
ツタ層２７をエピタキシャル成長する。
コレクタバリア層２４とエミッタバリア層２６は。
例えばＳｉ層であり、ベース層２５とエミツタ層２７は
Ｓｉ、ＸＧｅＸ層であり、各層間にはへテロ接合が形成
されている。
Ｓｉ、ＸＧｅＸ層であり、各層間にはへテロ接合が形成
されている。
選択エツチングによりｎ１型コレクタ層２２の一部とベ
ースＮ２５の一部を露出する。
ースＮ２５の一部を露出する。
エミッタ電極２８．ベース電極２９を形成する。
かくして、Ｓｌ−□ＧｅＸとＳｉのへテロ接合をもっ共
鳴トンネリング・ホットエレクトロン・トランジスタが
実現する。
鳴トンネリング・ホットエレクトロン・トランジスタが
実現する。
以上、実施例■乃至実施例Ｖは実施例■に示した半導体
基板上に形成されたヘテロ接合を含む半導体装置につい
て説明したが、実施例■に示した半導体基板に替えて実
施例１に示した半導体基板も使用できる。
基板上に形成されたヘテロ接合を含む半導体装置につい
て説明したが、実施例■に示した半導体基板に替えて実
施例１に示した半導体基板も使用できる。
さらに、半導体基板Ｉ或いは半導体基板■上に形成され
るヘテロ接合を含む半導体装置は実施例■乃至実施例■
に制限されるものではない。
るヘテロ接合を含む半導体装置は実施例■乃至実施例■
に制限されるものではない。
以上説明した様に１本発明によれば、絶縁膜上にＳｉＧ
ｅ単結晶膜を有する半導体基板、及びそれを利用したワ
イドギャップのへテロ接合デバイスを高い歩留りをもっ
て提供することができる。
ｅ単結晶膜を有する半導体基板、及びそれを利用したワ
イドギャップのへテロ接合デバイスを高い歩留りをもっ
て提供することができる。
第１図（ａ）乃至（ｃ）は実施例Ｉを説明するための図
。 第２図（ａ）乃至（ｄ）は実施例■を説明するための図
。 第３図（ａ）乃至（ｄ）は実施例■を説明するための図
。 第４図は実施例■を説明するための図。 第５図は実施例■を説明するための図 である。 図において。 ｌはＳｔ基板。 ２はＧｅ膜或いはＧｅＳ ｉ膜。 ３はＳｉＯ２膜。 ３１はＳｉ３Ｎ、膜。 ４は５ｉ１−、 Ｇｅ、結晶膜。 ４ａはＳｉ１．、、 Ｇｅ、単結晶膜。 ５はｓｏｒ基板。 ５１は支持基板。 ５２は絶縁膜。 ５３はＳｉ層。 ６はＧｅ膜或いはＧｅＳｉ膜。 ７はＳｉＯ□膜。 ８はＳｉ３Ｎ、膜。 ９はＳＬ−、ＧｅＸ結晶膜。 ９ａはＳｉ、、 Ｇｅ、単結晶膜。 １０はイオン注入層。 １０ａはｎ１型コレクタ層。 １１はｎ−型コレクタ層 １２はＰ型ベース層。 １３、１５は絶縁膜 １４はポリシリコン膜 １６はｎ型エミツタ層。 １７はチャネル層。 １８は電子供給層。 １９はゲート電極。 ２０はソース電極。 ２１はドレイン電極。 ２２はｎ１型コレクタ層。 ２３はｎ−型コレクタ層 ２４はコレクタバリア層。 ２５はベース層。 ２６はエミッタバリア層。 ２７はエミツタ層。 ２８はエミッタ電極。 ２９はベース電極 （α） （Ｃ） 実 〉ツ已 イタ・ｊ 第 図 工 ＳＯＩ某ね （ｄ） （ｂ） （Ｃン 実 方已 伸・１ ■ 茅 図 （ｄ） ＣＣ） （、（、） 実ｆ−例 ■ 第 図 つ１ 絶 イタ１１ 茅 図 実 胞 ４クリ ■ 第 図
。 第２図（ａ）乃至（ｄ）は実施例■を説明するための図
。 第３図（ａ）乃至（ｄ）は実施例■を説明するための図
。 第４図は実施例■を説明するための図。 第５図は実施例■を説明するための図 である。 図において。 ｌはＳｔ基板。 ２はＧｅ膜或いはＧｅＳ ｉ膜。 ３はＳｉＯ２膜。 ３１はＳｉ３Ｎ、膜。 ４は５ｉ１−、 Ｇｅ、結晶膜。 ４ａはＳｉ１．、、 Ｇｅ、単結晶膜。 ５はｓｏｒ基板。 ５１は支持基板。 ５２は絶縁膜。 ５３はＳｉ層。 ６はＧｅ膜或いはＧｅＳｉ膜。 ７はＳｉＯ□膜。 ８はＳｉ３Ｎ、膜。 ９はＳＬ−、ＧｅＸ結晶膜。 ９ａはＳｉ、、 Ｇｅ、単結晶膜。 １０はイオン注入層。 １０ａはｎ１型コレクタ層。 １１はｎ−型コレクタ層 １２はＰ型ベース層。 １３、１５は絶縁膜 １４はポリシリコン膜 １６はｎ型エミツタ層。 １７はチャネル層。 １８は電子供給層。 １９はゲート電極。 ２０はソース電極。 ２１はドレイン電極。 ２２はｎ１型コレクタ層。 ２３はｎ−型コレクタ層 ２４はコレクタバリア層。 ２５はベース層。 ２６はエミッタバリア層。 ２７はエミツタ層。 ２８はエミッタ電極。 ２９はベース電極 （α） （Ｃ） 実 〉ツ已 イタ・ｊ 第 図 工 ＳＯＩ某ね （ｄ） （ｂ） （Ｃン 実 方已 伸・１ ■ 茅 図 （ｄ） ＣＣ） （、（、） 実ｆ−例 ■ 第 図 つ１ 絶 イタ１１ 茅 図 実 胞 ４クリ ■ 第 図
Claims (1)
- 【特許請求の範囲】 〔１〕Ｓｉ基板（１）上にＧｅ膜或いはＧｅＳｉ膜（２
）を堆積した後、該Ｇｅ膜或いはＧｅＳｉ膜（２）と該
Ｓｉ基板（１）表面のＳｉを反応させる熱処理を行い、
該Ｓｉ基板（１）と該Ｇｅ膜或いはＧｅＳｉ膜（２）と
の間でＳｉＧｅ単結晶膜（４ａ）を形成することを特徴
とする半導体装置の製造方法。 〔２〕絶縁膜（５２）上にＳｉ膜（５３）を有するＳＯ
Ｉ基板（５）にＧｅ膜或いはＧｅＳｉ膜（６）を堆積し
た後、該Ｇｅ膜或いはＧｅＳｉ膜（６）と該Ｓｉ膜（５
３）を反応させる熱処理を行い、該Ｓｉ膜（５３）をＳ
ｉＧｅ単結晶膜（９ａ）とすることを特徴とする半導体
装置の製造方法。 〔３〕請求項１或いは請求項２記載の方法により製造さ
れた半導体装置に、該ＳｉＧｅ単結晶膜（４ａ、９ａ）
と異なる組成のＳｉＧｅ単結晶膜或いはＳｉ単結晶膜を
エピタキシャル成長する工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32460589A JPH03185712A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32460589A JPH03185712A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185712A true JPH03185712A (ja) | 1991-08-13 |
Family
ID=18167687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32460589A Pending JPH03185712A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185712A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203223A (ja) * | 1998-12-24 | 2006-08-03 | Toshiba Corp | 半導体装置の製造方法 |
| KR100616543B1 (ko) * | 2004-04-28 | 2006-08-29 | 삼성전기주식회사 | 실리콘기판 상에 질화물 단결정성장방법, 이를 이용한질화물 반도체 발광소자 및 그 제조방법 |
| JP2007505477A (ja) * | 2003-07-23 | 2007-03-08 | エーエスエム アメリカ インコーポレイテッド | シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積 |
-
1989
- 1989-12-14 JP JP32460589A patent/JPH03185712A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203223A (ja) * | 1998-12-24 | 2006-08-03 | Toshiba Corp | 半導体装置の製造方法 |
| JP4585464B2 (ja) * | 1998-12-24 | 2010-11-24 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2007505477A (ja) * | 2003-07-23 | 2007-03-08 | エーエスエム アメリカ インコーポレイテッド | シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積 |
| KR100616543B1 (ko) * | 2004-04-28 | 2006-08-29 | 삼성전기주식회사 | 실리콘기판 상에 질화물 단결정성장방법, 이를 이용한질화물 반도체 발광소자 및 그 제조방법 |
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