JPH03181139A - Charge transfer device - Google Patents
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、電荷転送装置に関し、特に、電荷転送装置の
電荷転送領域を規定するチャネルストップ領域の構造に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a charge transfer device, and particularly to the structure of a channel stop region that defines a charge transfer region of a charge transfer device.
[従来の技術]
従来の埋め込みチャネル型の電荷転送装置の断面図を第
5図に示す。同図に示されるように、p型半導体基板1
の表面領域内には、電荷転送領域を構成するnウェル領
域2が設けられており、該nウェル領域2の両側にはp
+型チャネルストップ領域3aが配置されている。また
、半導体基板の表面上にはnウェル領域2上を覆うよう
に、ゲート酸化膜4を介してゲート電極5が設けられて
いる。[Prior Art] A cross-sectional view of a conventional buried channel type charge transfer device is shown in FIG. As shown in the figure, a p-type semiconductor substrate 1
An n-well region 2 constituting a charge transfer region is provided in the surface region of the
A + type channel stop region 3a is arranged. Furthermore, a gate electrode 5 is provided on the surface of the semiconductor substrate via a gate oxide film 4 so as to cover the n-well region 2 .
このような構造の電荷転送装置においては、複数のゲー
ト電極5に順次適切な転送パルスを印加することにより
、nウェル領域2内に形式される電位の窪み(ポテンシ
ャル井戸)を順次移動させて、nウェル領域内に入力さ
れた信号電荷をポテンシャル井戸の移動とともに移動さ
せることができる。この場合に、p+型チャネルストッ
プ領域3aにおいては、この領域が高濃度にp型不純物
がドープされた領域であるため、ゲート電極5に印加す
る程度の電圧では、この領域の表面には電位の窪みは発
生しない。従って、p+型チャネルストップ領域3aに
より電荷転送領域を他の領域から電気的に分離すること
ができる。In a charge transfer device having such a structure, by sequentially applying appropriate transfer pulses to the plurality of gate electrodes 5, a potential depression (potential well) formed in the n-well region 2 is sequentially moved. Signal charges input into the n-well region can be moved along with the movement of the potential well. In this case, in the p+ type channel stop region 3a, since this region is a region doped with p-type impurities at a high concentration, a voltage of the level applied to the gate electrode 5 has no potential on the surface of this region. No dents occur. Therefore, the charge transfer region can be electrically isolated from other regions by the p+ type channel stop region 3a.
[発明が解決しようとする課題]
複数の電荷転送装置を並列に使用する固体撮像素子等に
おいては、解像度を向上させるために素子の高密度化が
求められているが、これを実現するためには、電荷転送
領域の幅を減少させるとともにチャネルストップ領域を
縮小させる必要がある。而して、チャネルストップ機能
を低下させることなくチャネルストップ領域を縮小する
には、該領域の不純物濃度を高めなければならない。と
ころが、チャネルストップ領域の不純物濃度を高くして
いくと、結晶欠陥が誘起されるので、リーク電流の増大
、雑音信号の増加等により素子の特性が劣化する。[Problems to be Solved by the Invention] In solid-state imaging devices and the like that use multiple charge transfer devices in parallel, there is a need to increase the density of the devices in order to improve resolution. In this case, it is necessary to reduce the width of the charge transfer region and to reduce the channel stop region. Therefore, in order to reduce the size of the channel stop region without reducing the channel stop function, the impurity concentration in the region must be increased. However, as the impurity concentration of the channel stop region is increased, crystal defects are induced, which deteriorates the characteristics of the device due to an increase in leakage current, an increase in noise signals, and the like.
また、チャネルストップ領域の高濃度化は、電荷転送領
域の実効チャネル幅の低下をもたらす。Furthermore, increasing the concentration of the channel stop region results in a decrease in the effective channel width of the charge transfer region.
その理由は、第6図の基板表面電位図に示されるように
、nウェル領域の両側の電位はp+型チャネルストップ
領域により持ち上げられるのであるが、チャネルストッ
プ領域の不純物濃度が高くなるとnウェル領域の電位が
より持ち上げられそこに形成される井戸が浅くなるから
である。The reason for this is that, as shown in the substrate surface potential diagram of FIG. 6, the potential on both sides of the n-well region is raised by the p+ type channel stop region. This is because the potential of the area is raised further and the well formed there becomes shallower.
このnウェル領域に対する実効チャネル幅の割合は、n
ウェル領域の幅が縮小されるほど低下する。したがって
、上述したように素子の高密度化が進められてnウェル
領域の幅が縮小されると、チャネルストップ領域の高濃
度化の影響をつよく受けることになり、実効チャネル幅
が減少し、電荷転送装置の転送可能電荷量が減少する。The ratio of the effective channel width to this n-well region is n
It decreases as the width of the well region is reduced. Therefore, as described above, when the width of the n-well region is reduced due to the increase in the density of devices, the channel stop region will be strongly affected by the high concentration, the effective channel width will decrease, and the charge The transferable charge amount of the transfer device decreases.
[課題を解決するための手段]
本発明の電荷転送装置は、半導体基板の表面にチャネル
ストップ領域を形成し、このチャネルストップ領域によ
ってチャネル領域(電荷転送領域)を分離したものであ
って、チャネルストップ領域は、電荷転送領域と接する
比較的不純物濃度の低い部分とそれ以外の不純物濃度の
高い部分とから構成されている。[Means for Solving the Problems] The charge transfer device of the present invention includes a channel stop region formed on the surface of a semiconductor substrate, and a channel region (charge transfer region) separated by the channel stop region. The stop region is composed of a portion with a relatively low impurity concentration that contacts the charge transfer region and a portion with a high impurity concentration other than that portion.
[実施例]
次に、本発明の実施例について、図面を参照して説明す
る。[Example] Next, an example of the present invention will be described with reference to the drawings.
第1図は、本発明の一実施例を示す断面図である。同図
において、第5図の従来例の部分と共通の部分には同一
の参照番号が付されているので重複した説明は省略する
。本実施例の従来例と相違する点は、半導体基板表面に
形成されたチャネルストップ領域が、電荷転送領域であ
るnウェル領域2と接する部分のp型チャネルストップ
領域6と、この領域に対し自己整合的に形成されたこの
領域より不純物濃度の高いp+型チャネルストップ領域
3との二重構造になされている点である。FIG. 1 is a sectional view showing one embodiment of the present invention. In this figure, the same reference numerals are given to the parts common to the parts of the conventional example shown in FIG. 5, and therefore redundant explanation will be omitted. The difference between this embodiment and the conventional example is that the channel stop region formed on the surface of the semiconductor substrate has a p-type channel stop region 6 in contact with an n-well region 2, which is a charge transfer region, and a self-contained region with respect to this region. The point is that it has a double structure with the p+ type channel stop region 3 having a higher impurity concentration than this region which is formed in alignment.
次に、第2図(a)〜(f)を参照して、本実施例の製
造方法について説明する。Next, the manufacturing method of this example will be explained with reference to FIGS. 2(a) to 2(f).
まず、第2図(a)に示すように、p型半導体基板1の
表面に薄い酸化硅素M7を約50nmの厚さに形成し、
その上に窒化硅素膜8を膜厚的1100nに成長させる
。窒化硅素膜8をチャネルストップ形成個所が開口する
ようにパターニングし、ボロンをドーズ量5〜10 X
1012/−程度イオン注入し、p型チャネルストッ
プ領域6を形成する。First, as shown in FIG. 2(a), a thin silicon oxide M7 with a thickness of about 50 nm is formed on the surface of the p-type semiconductor substrate 1.
A silicon nitride film 8 is grown thereon to a thickness of 1100 nm. The silicon nitride film 8 is patterned so that the location where the channel stop is to be formed is opened, and boron is applied at a dose of 5 to 10
A p-type channel stop region 6 is formed by implanting ions of about 1012/-.
次に第2図(b)に示すように、高温低圧化学気相成長
法を用いて被覆性の良い酸化硅素膜9を膜厚1100n
程度に成長させる。続いて、異方性のあるRIE法によ
り酸化硅素膜9にエツチングを施せば、第2図(c)に
示されるように窒化硅素膜8の側壁に側壁酸化硅素M
9 aが形成される。この状態で、さらにボロンをドー
ズ量5〜10 X 10 ”/ad程度イオン注入して
p+型チャネルストップ領域3を形成する。Next, as shown in FIG. 2(b), a silicon oxide film 9 with good coverage is formed to a thickness of 1100 nm using high temperature and low pressure chemical vapor deposition.
grow to a certain extent. Next, by etching the silicon oxide film 9 using an anisotropic RIE method, sidewall silicon oxide M is formed on the sidewall of the silicon nitride film 8 as shown in FIG. 2(c).
9 a is formed. In this state, boron is further ion-implanted at a dose of about 5 to 10.times.10"/ad to form p+ type channel stop region 3.
次に、酸化硅素膜10を膜厚200nm程度成長させ、
これに対してRIE法によるエツチングを行えば、第2
図(e)に示すように、窒化硅素膜8のパターン間に酸
化硅素膜9a、10を埋め込むことができる。Next, a silicon oxide film 10 is grown to a thickness of about 200 nm,
On the other hand, if etching is performed using the RIE method, the second
As shown in Figure (e), silicon oxide films 9a and 10 can be embedded between the patterns of silicon nitride film 8.
次に、第2図(f)に示すように、窒化硅素膜8を酸化
硅素膜に対して選択性の良いエツチング液で除去し、フ
ォトレジスト11をバターニングした後、リンをイオン
注入して、nウェル領域2を作成する。Next, as shown in FIG. 2(f), the silicon nitride film 8 is removed with an etching solution that is highly selective to the silicon oxide film, the photoresist 11 is buttered, and phosphorous is ion-implanted. , an n-well region 2 is created.
最後に、酸化硅素膜7.9a、10をエツチング液で除
去し、熱酸化法でゲート酸化膜4を作成し、ゲート電極
5を形成すれば、第1図の装置を得ることができる。Finally, the silicon oxide films 7.9a and 10 are removed with an etching solution, the gate oxide film 4 is formed by thermal oxidation, and the gate electrode 5 is formed, thereby obtaining the device shown in FIG.
以上のように、p+型チャネルストップ領域3は、nウ
ェル領域から離隔されていることから、チャネル領域へ
のリーク電流の増大問題に煩わされることなく十分に高
い不純物濃度の領域とすることができる。したがって、
p+型チャネルストップ領域の幅を縮小しても、必要な
チャネルストップ機能を維持することができる。その場
合に、p+型チャネルストップ領域3の幅は、上記製法
を用いれば、側壁酸化硅素膜9aの厚さにより規制され
るので、リソグラフィー技術の限界以下の寸法に、極め
て微細に設定することができる。さらに、上記製法によ
れば、nウェル領域2をチャネルストップ領域3.6に
対して自己整合的に形成できるので、その寸法を精確に
コントロールすることできる。As described above, since the p+ type channel stop region 3 is separated from the n-well region, it can be a region with a sufficiently high impurity concentration without being bothered by the problem of increased leakage current to the channel region. . therefore,
Even if the width of the p+ type channel stop region is reduced, the necessary channel stop function can be maintained. In that case, if the above manufacturing method is used, the width of the p+ type channel stop region 3 is regulated by the thickness of the sidewall silicon oxide film 9a, so it is possible to set it extremely finely to a dimension that is below the limit of lithography technology. can. Furthermore, according to the above manufacturing method, the n-well region 2 can be formed in self-alignment with the channel stop region 3.6, so its dimensions can be precisely controlled.
また、上記構造の電荷転送装置は、nウェル領域がp+
型チャネルストップ領域と接していないので実効チャネ
ル幅が縮小されることがない。Further, in the charge transfer device having the above structure, the n-well region is p+
Since it is not in contact with the mold channel stop region, the effective channel width is not reduced.
第3図は、本発明の他の実施例を示す断面図である。こ
の実施例では、p型チャネルストップ領域6aが深く形
成されnウェル領域2をとり囲む槽底になっている。こ
の実施例でも、nウェル領域が直接p+型チャネルスト
ップ領域3と接することがなので、先の実施例と同様の
効果を奏することができる。FIG. 3 is a sectional view showing another embodiment of the present invention. In this embodiment, the p-type channel stop region 6a is formed deeply and forms the bottom of the tank surrounding the n-well region 2. Also in this embodiment, since the n-well region is in direct contact with the p+ type channel stop region 3, the same effects as in the previous embodiment can be achieved.
次に、本実施例の製造方法を、第4図(a)〜(d)を
参照して説明する。Next, the manufacturing method of this example will be explained with reference to FIGS. 4(a) to 4(d).
まず、第4図(a>に示すように、p型半導体基板1の
表面に薄い酸化硅素膜7を膜厚50nm程度に形成し、
その上に窒化硅素膜8を膜厚1100nに堆積させる。First, as shown in FIG. 4 (a), a thin silicon oxide film 7 is formed on the surface of the p-type semiconductor substrate 1 to a thickness of about 50 nm.
A silicon nitride film 8 is deposited thereon to a thickness of 1100 nm.
窒化硅素膜8をチャネルストップ領域およびnウェル領
域形成個所で開口するようにパターニングし、イオン注
入を行ったのち、熱処理を施すことによりp型チャネル
ストップ領域6aを形成する。Silicon nitride film 8 is patterned to have openings at locations where the channel stop region and n-well region will be formed, ions are implanted, and then heat treatment is performed to form p-type channel stop region 6a.
次に、第4図(b)に示すように、ポリシリコン膜12
を膜厚1100nに堆積し、nウェル領域形成予定部分
に残るようにこれをバターニングする。Next, as shown in FIG. 4(b), the polysilicon film 12
is deposited to a thickness of 1100 nm and patterned so that it remains in the area where the n-well region is to be formed.
次に、第4図(c)に示すように、酸化硅素膜の堆積と
異方性エツチングにより、窒化硅素膜8とポリシリコン
膜12との側壁に側壁酸化硅素膜9aを形成する。続い
て、これらの膜をマスクとしてボロンをイオン注入して
p+型チャネルストップ領域3を形成する。Next, as shown in FIG. 4(c), a sidewall silicon oxide film 9a is formed on the sidewalls of the silicon nitride film 8 and the polysilicon film 12 by depositing a silicon oxide film and anisotropic etching. Subsequently, using these films as a mask, boron ions are implanted to form p+ type channel stop region 3.
次に、第4図(d)に示すように、酸化硅素膜10の堆
積と異方性エツチングにより、側壁酸化硅素膜間の空隙
を酸化硅素膜10で埋め込む、続いて、窒化硅素膜8お
よびポリシリコン膜12を湿式エツチングにより除去し
、必要個所をフォトレジスト11で被覆してからイオン
注入を行ってnウェル領域2を形成する。Next, as shown in FIG. 4(d), the silicon oxide film 10 is deposited and anisotropically etched to fill the gaps between the sidewall silicon oxide films with the silicon oxide film 10.Subsequently, the silicon nitride film 8 and Polysilicon film 12 is removed by wet etching, necessary areas are covered with photoresist 11, and ions are implanted to form n-well region 2.
if&に、フォトレジスト11および酸化硅素膜7.9
a、10を除去し、ゲート酸化膜4、ゲート電極5を形
成すれば、第3図に示す電荷転送装置が得られる。If&, photoresist 11 and silicon oxide film 7.9
By removing portions a and 10 and forming a gate oxide film 4 and a gate electrode 5, the charge transfer device shown in FIG. 3 is obtained.
[発明の効果]
以上説明したように、本発明は、電荷転送装置の電荷転
送領域を槽底するウェル領域とp+型チャネルストップ
領域との間に比較的不純物濃度の低いp型チャネルスト
ップ領域を介在せしめたものであるので、ウェル領域が
p+型チャネルストップ領域で発生した結晶欠陥の影響
を受けることがなくなる。したがって、本発明によれば
、p+型チャネルストップ領域の不純物濃度を十分に高
くでき、その寸法を縮小しても必要とするチャネルスト
ップ機能を維持させることができる。さらに、本発明に
よれば、ウェル領域に対する実効チャネル幅が低下する
ことがないので、転送可能電荷量を大きく確保すること
ができる。よって、本発明の電荷転送装置を固体撮像素
子に用いる場合には、チップ面積を増大させることなく
、高密度化、高画質化を連敗することができる。[Effects of the Invention] As explained above, the present invention provides a p-type channel stop region with a relatively low impurity concentration between the well region that forms the bottom of the charge transfer region of a charge transfer device and the p + type channel stop region. Since the well region is interposed, the well region is not affected by crystal defects generated in the p+ type channel stop region. Therefore, according to the present invention, the impurity concentration of the p+ type channel stop region can be made sufficiently high, and the necessary channel stop function can be maintained even if the size of the p + type channel stop region is reduced. Further, according to the present invention, since the effective channel width with respect to the well region does not decrease, a large amount of transferable charge can be ensured. Therefore, when the charge transfer device of the present invention is used in a solid-state image sensing device, it is possible to achieve high density and high image quality without increasing the chip area.
第1図は、本発明の一実施例を示す断面図、第2図(a
)〜(f>は、その製造工程を説明するための断面図、
第3図は、本発明の他の実施例を示す断面図、第4図(
a)〜(d)は、その製造工程を説明するための断面図
、第5図は、従来例の断面図、第6図は、その動作説明
図である。
1・・・p型半導体基板、 2・・・nウェル領域、
3・・・p7型チャネルストップ領域、 4・・・ゲ
ート酸化膜、 5・・・ゲート電極、 6.6
a・・・p型チャネルストップ領域、 7.9.10
・・酸化硅素膜、 9a・・・側壁酸化硅素膜、
8・・・窒化硅素膜、 11・・・フォトレジスト
、12・・・ポリシリコン膜。FIG. 1 is a sectional view showing one embodiment of the present invention, and FIG.
) to (f> are cross-sectional views for explaining the manufacturing process,
FIG. 3 is a sectional view showing another embodiment of the present invention, and FIG.
a) to (d) are cross-sectional views for explaining the manufacturing process, FIG. 5 is a cross-sectional view of a conventional example, and FIG. 6 is an explanatory view of its operation. 1...p-type semiconductor substrate, 2...n-well region,
3... P7 type channel stop region, 4... Gate oxide film, 5... Gate electrode, 6.6
a...p-type channel stop region, 7.9.10
...Silicon oxide film, 9a...Side wall silicon oxide film,
8... Silicon nitride film, 11... Photoresist, 12... Polysilicon film.
Claims (1)
トップ領域に囲まれて電荷転送領域が設けられ、該電荷
転送領域上に絶縁膜を介して電荷転送電極が設けられて
いる電荷転送装置において、前記チャネルストップ領域
は前記電荷転送領域と接する部分において他のチャネル
ストップ領域の部分より不純物濃度が低くなされている
ことを特徴とする電荷転送装置。A charge transfer device in which a charge transfer region is provided in a semiconductor substrate of a first conductivity type surrounded by a channel stop region of a first conductivity type, and a charge transfer electrode is provided on the charge transfer region with an insulating film interposed therebetween. A charge transfer device, wherein the channel stop region has a lower impurity concentration in a portion in contact with the charge transfer region than in other portions of the channel stop region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31996189A JP2940034B2 (en) | 1989-12-09 | 1989-12-09 | Charge transfer device and method of manufacturing the same |
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Publication Number | Publication Date |
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JP2940034B2 JP2940034B2 (en) | 1999-08-25 |
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ID=18116182
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JP31996189A Expired - Lifetime JP2940034B2 (en) | 1989-12-09 | 1989-12-09 | Charge transfer device and method of manufacturing the same |
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JP (1) | JP2940034B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007299938A (en) * | 2006-04-28 | 2007-11-15 | Sharp Corp | Solid state imaging apparatus, its manufacturing method, and electronic information instrument |
JP2010034360A (en) * | 2008-07-30 | 2010-02-12 | Victor Co Of Japan Ltd | Solid-state imaging element, solid-state imaging device including the same, and method of manufacturing solid-state imaging element |
JP2013093562A (en) * | 2011-09-26 | 2013-05-16 | Parkes Christopher | Depleted charge-multiplying ccd image sensor |
-
1989
- 1989-12-09 JP JP31996189A patent/JP2940034B2/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007299938A (en) * | 2006-04-28 | 2007-11-15 | Sharp Corp | Solid state imaging apparatus, its manufacturing method, and electronic information instrument |
JP2010034360A (en) * | 2008-07-30 | 2010-02-12 | Victor Co Of Japan Ltd | Solid-state imaging element, solid-state imaging device including the same, and method of manufacturing solid-state imaging element |
JP2013093562A (en) * | 2011-09-26 | 2013-05-16 | Parkes Christopher | Depleted charge-multiplying ccd image sensor |
Also Published As
Publication number | Publication date |
---|---|
JP2940034B2 (en) | 1999-08-25 |
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