JPH03171633A - 相補形金属・酸化物・半導体トランジスタと共にバイポーラ・トランジスタを作成する方法 - Google Patents
相補形金属・酸化物・半導体トランジスタと共にバイポーラ・トランジスタを作成する方法Info
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利川分舒］
本発明は集積回路製造の分野に関するものである。さら
に詳細にいえば、本発明は、１つのｖｌ積回路内で、相
補形金属・酸化物・半導体トランジスタと一緒にバイボ
ーラ・トランジスタを組み込ｌνで製造する分野に関す
るものである。
に詳細にいえば、本発明は、１つのｖｌ積回路内で、相
補形金属・酸化物・半導体トランジスタと一緒にバイボ
ーラ・トランジスタを組み込ｌνで製造する分野に関す
るものである。
［従来の技術および課題］
従来の１Ｉ！積回路の製造においては、集積回路は１種
類の形式の基本的トランジスタで構成されていた。例え
ば、バイボーラ集積回路は、通常、その集積回路内にバ
イボーラ・トランジスタのみを有しており、そして金属
・酸化物・半導体（ＭＯＳ）！Ｔｆ１回路では、通常、
その集積回路の中にＭＯＳトランジスタのみを有してい
る。
類の形式の基本的トランジスタで構成されていた。例え
ば、バイボーラ集積回路は、通常、その集積回路内にバ
イボーラ・トランジスタのみを有しており、そして金属
・酸化物・半導体（ＭＯＳ）！Ｔｆ１回路では、通常、
その集積回路の中にＭＯＳトランジスタのみを有してい
る。
ＭＯＳトランジスタ、および特にＮチャンネル・トラン
ジスタとＰチャンネル・トランジスタが組み合わされて
いる相補形ＭＯＳ集＠回路（ＣＭＯＳ）は、電力の効率
利川の観点から好ましい回路である。一方、バイポーラ
・トランジスタは掬めで大きな速度で動作寸ることがで
きるという利点を有する。
ジスタとＰチャンネル・トランジスタが組み合わされて
いる相補形ＭＯＳ集＠回路（ＣＭＯＳ）は、電力の効率
利川の観点から好ましい回路である。一方、バイポーラ
・トランジスタは掬めで大きな速度で動作寸ることがで
きるという利点を有する。
最近、ｒｉ′１１じ集積Ｅリ路の中に、バイボーラ・ト
ランジスタと金属・酸化物・半導体トランジスタとを有
１る集積回路（［３ ｉ ＣＭＯＳ）が開発された。
ランジスタと金属・酸化物・半導体トランジスタとを有
１る集積回路（［３ ｉ ＣＭＯＳ）が開発された。
このＢ ｉ ＣＭＯＳ集積回路は、バイボーラ・トラン
ジスタの高速特性の利点と、相補形金属・酸化物・半導
体トランジスタの電力節約特性の利点とを併わせで有す
る。番プれども、１つの回路の中に２つの形式のトラン
ジスタを併わせで有するので、その製造工程はノ「常に
複雑になる。処理工程が付加されて製造工程が複雑にな
ることにより、製造コストが高くなると共に、歩留りも
悪くなる。これらの因ｆはいずれも、Ｂ Ｉ ＣＭＯＳ
集積回路の製造コストを＾くする。
ジスタの高速特性の利点と、相補形金属・酸化物・半導
体トランジスタの電力節約特性の利点とを併わせで有す
る。番プれども、１つの回路の中に２つの形式のトラン
ジスタを併わせで有するので、その製造工程はノ「常に
複雑になる。処理工程が付加されて製造工程が複雑にな
ることにより、製造コストが高くなると共に、歩留りも
悪くなる。これらの因ｆはいずれも、Ｂ Ｉ ＣＭＯＳ
集積回路の製造コストを＾くする。
［発明の要約１
本発明の開示された実施例により、相補形金属・酸化物
・半導体集積−１路の中にバイボーラ・トランジスタを
組み込んで有するための方法と、それによる構造体かえ
られる。バイボーラ・トランジスタは、相補形ＭＯＳ集
ｌａｔ！ｉ路を作成するのに必藍な段階に加えて、最小
数の段階を付７ｊＩＪすることによって作成される。
・半導体集積−１路の中にバイボーラ・トランジスタを
組み込んで有するための方法と、それによる構造体かえ
られる。バイボーラ・トランジスタは、相補形ＭＯＳ集
ｌａｔ！ｉ路を作成するのに必藍な段階に加えて、最小
数の段階を付７ｊＩＪすることによって作成される。
本発明の１つの実施例はバイボーラ・トランジスタの作
成法に関するものであって、この作成法（よ 、 第１導電形の基板をそなえる段階と、 前記第１導電形と反対のＳ′？Ｉｉ形である第２導電形
を有する基板の中で前記基板の表向から離れた位置に不
純物添加埋込み領域を作成する段階と、前記不純物添加
埋込み領域に対する接触体を作成する段階と、 簡記表１ｍの上に１つの朽を作成しかつ前記層をパター
ンに作る段階と、 パターンに作られた前記病の下に不純物が添加されたＬ
ミッタ領域が作成されるのを防止するためのマスクとし
て前記層を利用し、葡記廟の近傍の１￥１記基板の中に
不純物添加エミッタｆｌｆｌ賊を作成する段階と、 前記届の近傍の前記基板に接触体を作成する段階と、 を有する。
成法に関するものであって、この作成法（よ 、 第１導電形の基板をそなえる段階と、 前記第１導電形と反対のＳ′？Ｉｉ形である第２導電形
を有する基板の中で前記基板の表向から離れた位置に不
純物添加埋込み領域を作成する段階と、前記不純物添加
埋込み領域に対する接触体を作成する段階と、 簡記表１ｍの上に１つの朽を作成しかつ前記層をパター
ンに作る段階と、 パターンに作られた前記病の下に不純物が添加されたＬ
ミッタ領域が作成されるのを防止するためのマスクとし
て前記層を利用し、葡記廟の近傍の１￥１記基板の中に
不純物添加エミッタｆｌｆｌ賊を作成する段階と、 前記届の近傍の前記基板に接触体を作成する段階と、 を有する。
本発明のまた別の実施例に上るバイボーラ・トランジス
タの作成法は、 第１導電形の襲也をそなえる段階と、 前記第１導電形と反対の導電形である第２導電形を有す
る基板の中で葡記基板の表面から離れた位置に不純物添
加埋込み領域を作成する段階と、菌記表面から前記不純
物添加埋込みｗ４域まで溝を作成する段階と、 前記溝の側壁に側壁絶縁体層を作成する段階と、前記溝
を導電体材料で満たす段階と、 前記表面の上に１つの廟を作成しかつ餉記廟をパターン
に作成する段階と、 パターンに作られた餉記的の下に不純物が添加されたエ
ミッタ領域が作成されるのを防止するためのマスクとし
て葡記閃を利用し、前記閣の近傍の前記基板の中に不純
物添加エミッタ＠ｌ域を作成１る段階と、 前記病の近傍のｉｙｌ記塁板に接触体を作成する段階と
、 を右する。
タの作成法は、 第１導電形の襲也をそなえる段階と、 前記第１導電形と反対の導電形である第２導電形を有す
る基板の中で葡記基板の表面から離れた位置に不純物添
加埋込み領域を作成する段階と、菌記表面から前記不純
物添加埋込みｗ４域まで溝を作成する段階と、 前記溝の側壁に側壁絶縁体層を作成する段階と、前記溝
を導電体材料で満たす段階と、 前記表面の上に１つの廟を作成しかつ餉記廟をパターン
に作成する段階と、 パターンに作られた餉記的の下に不純物が添加されたエ
ミッタ領域が作成されるのを防止するためのマスクとし
て葡記閃を利用し、前記閣の近傍の前記基板の中に不純
物添加エミッタ＠ｌ域を作成１る段階と、 前記病の近傍のｉｙｌ記塁板に接触体を作成する段階と
、 を右する。
［実施例１
本発明区、例示された実施例に関する添付図向と下記の
詳細な説明とにより、最ｂよく理解することができる。
詳細な説明とにより、最ｂよく理解することができる。
第１Ａ図から第１５Ａ図までの図面は、１３ｉＣＭＯＳ
装置を作成するための先行技術の概公側血閃である。第
７Ｂ図から第９８図までの図面と、第１２１３図から第
１５［３図までの図面は、木発明の１つの尖施例の概要
側而図ｒ：ある。ｒＢＪ図は、処ＬＩＩ１段階において
、「Ａ１図と対応した図面である。例えば、第８Ａ図の
構造体を作成するのに用いられるのと周じ処理段階《例
えば、酸化段階、イオン注入段階など〉が、第８Ｂ図の
構造体を作成するのに用いられる。第１６図と，第１７
Ａ図から第１７Ｅ図までの図血は本発明のまた別の実施
例の図面である。
装置を作成するための先行技術の概公側血閃である。第
７Ｂ図から第９８図までの図面と、第１２１３図から第
１５［３図までの図面は、木発明の１つの尖施例の概要
側而図ｒ：ある。ｒＢＪ図は、処ＬＩＩ１段階において
、「Ａ１図と対応した図面である。例えば、第８Ａ図の
構造体を作成するのに用いられるのと周じ処理段階《例
えば、酸化段階、イオン注入段階など〉が、第８Ｂ図の
構造体を作成するのに用いられる。第１６図と，第１７
Ａ図から第１７Ｅ図までの図血は本発明のまた別の実施
例の図面である。
第１Ａ図において、製造工程を説明するのに用いられる
出発材料は、Ｐ形不純物が添加された１００方向に配向
した結晶シリコンであって、その抵抗率は８−１５オー
ム／平方である。このＰ形の結品シリ１ンが第１Ａ図に
示されている襲板１０である。基板１０の義面の上に、
二酸化シリコンの層１２が、約９００℃の温度の雰聞気
流の中で約１５．５分間の悲酸化により作成される。そ
れから、この二酸化シリコン層１２の上に、窒化シリコ
ンの病が、俄圧化学蒸気沈着法により、約１，０００オ
ングストＯ−ムの戸メさに作威される。
出発材料は、Ｐ形不純物が添加された１００方向に配向
した結晶シリコンであって、その抵抗率は８−１５オー
ム／平方である。このＰ形の結品シリ１ンが第１Ａ図に
示されている襲板１０である。基板１０の義面の上に、
二酸化シリコンの層１２が、約９００℃の温度の雰聞気
流の中で約１５．５分間の悲酸化により作成される。そ
れから、この二酸化シリコン層１２の上に、窒化シリコ
ンの病が、俄圧化学蒸気沈着法により、約１，０００オ
ングストＯ−ムの戸メさに作威される。
それから、これらの二酸化シリコン層１２と窒化シリコ
ンｂｔｌ １ ４は、第１Ａ図に示された構造体をつる
ために、通常のフォトリソグラフイ法によってパターン
に作られる。それから、第１Ａ図の構造体に、アンチモ
ン・イオンのＪ：うなＮ形イオンの、イオン注入が行な
われる。このアンチモン・イオンのイオン注入は、約４
０〜６０キロ電子ボルトのエネルキと、約３Ｘ１０１５
イオン／ｃＪｌｌ２の密度で行なわれる。このイオン注
入により、第１Ａ図に示されるＪ、うに、Ｎ形領域１６
および１８がえられる。それから、釦１Ａ図の構造体に
対し、Ｎ２０２雰囲気中で、約１２５０℃の温度で約３
０分間、熱酸化が行なわれる。この酸化段階により、第
２Ａ図に示ざれているように、厚い酸化物領域２０およ
び２２がえられる。これと同時に、Ｎ十形にドープされ
た領域１６および１８は基板１０の中に押し進められ、
そして焼鈍が行４１われる．， それから、窒化シリコン胸１４が、リン酸を用いて、除
去される。それから、残ったＭ４迄休に対し、第３八図
に示されているように、ホウ索イオンのイオン注入が行
なわれる。このホウ素イオンのイオン注入は、約７０キ
［１電子ボルトのエネルギと、約ＩＸ１０”’イオン／
α２の密疫で行なわれる。このイオン｝１人により、第
３Ａ図に石され【いるように、１〕形領域２４．２６．
および２８がえられる。それから、′：．Ｍ化シリコン
層１２と二酸化シリコン領域２０および２２は、緩吻さ
れたノッ化水索酸で除去ざれる。それから、基板１Ｏの
表向上に、真性シリコン・１ビタクシ１？ル層が作成さ
れる。残っている４Ｍ造体が第４Ａ図に示されている。
ンｂｔｌ １ ４は、第１Ａ図に示された構造体をつる
ために、通常のフォトリソグラフイ法によってパターン
に作られる。それから、第１Ａ図の構造体に、アンチモ
ン・イオンのＪ：うなＮ形イオンの、イオン注入が行な
われる。このアンチモン・イオンのイオン注入は、約４
０〜６０キロ電子ボルトのエネルキと、約３Ｘ１０１５
イオン／ｃＪｌｌ２の密度で行なわれる。このイオン注
入により、第１Ａ図に示されるＪ、うに、Ｎ形領域１６
および１８がえられる。それから、釦１Ａ図の構造体に
対し、Ｎ２０２雰囲気中で、約１２５０℃の温度で約３
０分間、熱酸化が行なわれる。この酸化段階により、第
２Ａ図に示ざれているように、厚い酸化物領域２０およ
び２２がえられる。これと同時に、Ｎ十形にドープされ
た領域１６および１８は基板１０の中に押し進められ、
そして焼鈍が行４１われる．， それから、窒化シリコン胸１４が、リン酸を用いて、除
去される。それから、残ったＭ４迄休に対し、第３八図
に示されているように、ホウ索イオンのイオン注入が行
なわれる。このホウ素イオンのイオン注入は、約７０キ
［１電子ボルトのエネルギと、約ＩＸ１０”’イオン／
α２の密疫で行なわれる。このイオン｝１人により、第
３Ａ図に石され【いるように、１〕形領域２４．２６．
および２８がえられる。それから、′：．Ｍ化シリコン
層１２と二酸化シリコン領域２０および２２は、緩吻さ
れたノッ化水索酸で除去ざれる。それから、基板１Ｏの
表向上に、真性シリコン・１ビタクシ１？ル層が作成さ
れる。残っている４Ｍ造体が第４Ａ図に示されている。
真性結晶シリコンｌｉ４３０がこのエビタクシャル■程
によって作成される。
によって作成される。
高度の平面性と改良された構造体をつるために、ｐｔ！
込まれた不純物添加領域１８．１８，２４．２６．Ｊ３
よび２８を作成するまた別の工程段階は、木出顆の謂渡
人に譲渡された、１９８８年１０月３１口受付、シリア
ル・ナンパ第２６５．０７４多１の出願中特！′Ｅに開
示されている。したがって、シリアル・ナンパ第２６５
，０７４号の出願中特許は参考として本発明に組み込ま
れている。
込まれた不純物添加領域１８．１８，２４．２６．Ｊ３
よび２８を作成するまた別の工程段階は、木出顆の謂渡
人に譲渡された、１９８８年１０月３１口受付、シリア
ル・ナンパ第２６５．０７４多１の出願中特！′Ｅに開
示されている。したがって、シリアル・ナンパ第２６５
，０７４号の出願中特許は参考として本発明に組み込ま
れている。
第４Ａ図の構造体の表面上に、二酸化シリコン腑３２が
、酸素雰囲気中で約９５０℃のｍｒ！Ｌで約５０分間、
熱酸化することによって作成ざれる。
、酸素雰囲気中で約９５０℃のｍｒ！Ｌで約５０分間、
熱酸化することによって作成ざれる。
この構造体が第５Ａ図に示されている。それから、窒化
シリコン層３４が、低圧化学蒸気沈着法により約１ ０
０ ０〜４ ０ ０ ０オングスト０−ムの厚さに作
成される。それから、フォトレジスト層３５が作成され
、そして通常のフォトリングラフイ法により、第５Ａ図
に示されているように、パターンに作成される。それか
ら、フォトレジスト層３５をマスクとして用い、窒化シ
リコン＠３４にリン酸を用いてエッチングを行なう。そ
れから、第５Ａ図の構造体にリン・イオンの２重イオン
注入が行なわれる。このイオン注入は、約３ ２ ０
，Ｆ口電子ボルトとそれから７０キロ電子ボルトのｌネ
ルギでもって、そしていずれも約１×１０１２イオン／
α２の密度で行なわれる。このイオン注入により、第５
Ａ図に示されているように、Ｎ形ｆＥ｛ ｔｌｃ３６お
よび３８が作威される。
シリコン層３４が、低圧化学蒸気沈着法により約１ ０
０ ０〜４ ０ ０ ０オングスト０−ムの厚さに作
成される。それから、フォトレジスト層３５が作成され
、そして通常のフォトリングラフイ法により、第５Ａ図
に示されているように、パターンに作成される。それか
ら、フォトレジスト層３５をマスクとして用い、窒化シ
リコン＠３４にリン酸を用いてエッチングを行なう。そ
れから、第５Ａ図の構造体にリン・イオンの２重イオン
注入が行なわれる。このイオン注入は、約３ ２ ０
，Ｆ口電子ボルトとそれから７０キロ電子ボルトのｌネ
ルギでもって、そしていずれも約１×１０１２イオン／
α２の密度で行なわれる。このイオン注入により、第５
Ａ図に示されているように、Ｎ形ｆＥ｛ ｔｌｃ３６お
よび３８が作威される。
フォトレジスト層３４が除去され、そしてそれから、第
５Ａ図の！Ｉ４造体に対し、雰聞気流中で、約９００℃
の温度で約１９０分間、熱酸化が行なわれる。このこと
により、第６Ａ図に示されているように、厘い酸化物領
域４０および４２が作成される。それから、リン酸を用
いて、窒化シリ］ン層３４が除去される。それから、第
６Ａ図の構造体に対し、ホウ素イオンのイオン注入が行
なわれる。このホウ素イオンのイオン注入は、約５０キ
ロ電子ボルトの１ネルギと約１Ｘ１０１２イオン／α２
の密度で１゛Ｉなわれる。このイオン注入により、第６
Ａ図に示されているように、Ｐ形領域４４．４６．およ
び４８が竹或される。窒素雰囲気中で、約ｉ．ｏｏｏ℃
の温度で約１５０分間、焼鈍処理を１１なうことにより
、拡散領域３６．３８．４４，４６．および４８が前進
ずる。その結果、第７Ａ図に示された＃４造休がえられ
る。第７Ｂ図の構造体は、第ＩＡ図から第７Ａ図までの
処理段階を用いて作成される。
５Ａ図の！Ｉ４造体に対し、雰聞気流中で、約９００℃
の温度で約１９０分間、熱酸化が行なわれる。このこと
により、第６Ａ図に示されているように、厘い酸化物領
域４０および４２が作成される。それから、リン酸を用
いて、窒化シリ］ン層３４が除去される。それから、第
６Ａ図の構造体に対し、ホウ素イオンのイオン注入が行
なわれる。このホウ素イオンのイオン注入は、約５０キ
ロ電子ボルトの１ネルギと約１Ｘ１０１２イオン／α２
の密度で１゛Ｉなわれる。このイオン注入により、第６
Ａ図に示されているように、Ｐ形領域４４．４６．およ
び４８が竹或される。窒素雰囲気中で、約ｉ．ｏｏｏ℃
の温度で約１５０分間、焼鈍処理を１１なうことにより
、拡散領域３６．３８．４４，４６．および４８が前進
ずる。その結果、第７Ａ図に示された＃４造休がえられ
る。第７Ｂ図の構造体は、第ＩＡ図から第７Ａ図までの
処理段階を用いて作成される。
第７Ａ図の構造体の表面の上に、薄い二酸化シリコン層
が作成される。この二酸化シリコン病の作成は、酸素雰
囲気中で、約８５０℃の温度で約５１．５分間、熱酸化
を行なうことによって実行される。このことにより、第
８Ａ図に示されているように、二酸化シリコン１１５０
が作成される。
が作成される。この二酸化シリコン病の作成は、酸素雰
囲気中で、約８５０℃の温度で約５１．５分間、熱酸化
を行なうことによって実行される。このことにより、第
８Ａ図に示されているように、二酸化シリコン１１５０
が作成される。
二酸化シリコン層５００表向の上に窒化シリコンｗ４５
２が作成され、そしてこの窒化シリコンｗ４５２がパタ
ーンに作られて、第８Ａ図に示された構造体かえられる
。それから、高圧（１０気圧）雰囲気流中で、約９７５
℃の潟疫で約２０分間、熱酸化段階が行なわれ、第８Ａ
図に后されているように、厚さ約８．０００オングスト
『１−ムの二酸化シリコン領域５４が作成ざれる。１つ
の好ましい実施例では、二酸化シリコン病５０の上に、
多枯品シリコン層（図示されていない）が作成される。
２が作成され、そしてこの窒化シリコンｗ４５２がパタ
ーンに作られて、第８Ａ図に示された構造体かえられる
。それから、高圧（１０気圧）雰囲気流中で、約９７５
℃の潟疫で約２０分間、熱酸化段階が行なわれ、第８Ａ
図に后されているように、厚さ約８．０００オングスト
『１−ムの二酸化シリコン領域５４が作成ざれる。１つ
の好ましい実施例では、二酸化シリコン病５０の上に、
多枯品シリコン層（図示されていない）が作成される。
その後、この多結晶シリコン病の上に窒化シリコン層５
２が作成される。二酸化シリコン領域５４が作威される
時、多結晶シリコン廟が酸化される。多結砧シリコン層
は、′Ｌ醒化シリ」ン領域５４の作成のさいに発生する
結晶欠陥を最小にする、緩術領域としての投割りを果た
す。この処理工程は、本田鮪の譲渡人に譲渡された、米
田特許’１４．ｂ４１．１６７Ｍ、「集ｌａ目路Ｖｉ置
ノ分離法（Ｍｅｔｈｏｄ ｆｏｒ Ｉｎｔｅｏｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ ＤｅｖｉｃｅＩｓｏｌａｔｉｏｎ
） Ｊ 、１ ９ ８ ５年９月１７口、に詳細に聞小
されている。このことにより、この発明は勾κとして本
発明に組み込れている。第８１３図に小されているよう
に、窒化シリコン廟５２がまた作成される。分１１Ｆ＋
１５４が、第８Ａ図の二酸化シリコン領域５４を作成す
るのに用いられたのと１１１ｌじ処理段階により、作成
される。
２が作成される。二酸化シリコン領域５４が作威される
時、多結晶シリコン廟が酸化される。多結砧シリコン層
は、′Ｌ醒化シリ」ン領域５４の作成のさいに発生する
結晶欠陥を最小にする、緩術領域としての投割りを果た
す。この処理工程は、本田鮪の譲渡人に譲渡された、米
田特許’１４．ｂ４１．１６７Ｍ、「集ｌａ目路Ｖｉ置
ノ分離法（Ｍｅｔｈｏｄ ｆｏｒ Ｉｎｔｅｏｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ ＤｅｖｉｃｅＩｓｏｌａｔｉｏｎ
） Ｊ 、１ ９ ８ ５年９月１７口、に詳細に聞小
されている。このことにより、この発明は勾κとして本
発明に組み込れている。第８１３図に小されているよう
に、窒化シリコン廟５２がまた作成される。分１１Ｆ＋
１５４が、第８Ａ図の二酸化シリコン領域５４を作成す
るのに用いられたのと１１１ｌじ処理段階により、作成
される。
窒化シリコン層５２が、リン酸を用いた湿式化学エッチ
ング法により、除去される。それから、第８図にふされ
た構造体の表向の上に、フォトレジスト腑５６が第９八
図のように作成される。
ング法により、除去される。それから、第８図にふされ
た構造体の表向の上に、フォトレジスト腑５６が第９八
図のように作成される。
フォトレジス１一層５６のｊ１さは約ｉａ．ｏｏｏオン
グストロームに選定される。このために、フォトレジス
ト層５６は、約１５０キロ電子ボルトで約１×１０１６
原ｆ／ｃｌＩｌ２の密度のリン・イオンのＦＥ人に対す
る、トンいイオン注入マスクとして働く。
グストロームに選定される。このために、フォトレジス
ト層５６は、約１５０キロ電子ボルトで約１×１０１６
原ｆ／ｃｌＩｌ２の密度のリン・イオンのＦＥ人に対す
る、トンいイオン注入マスクとして働く。
このイオン注入の行なわれた領域は、焼鈍処理が行なわ
れると、第９Ａ図に示されているように、Ｎ＋形接触体
領１ａ５８がえられる。第９Ｂ図に示されているように
、マスク層５６が作成され、そしてＮ十形領１ｌ１１５
８が、第９Ａ図のＮ十形領域５８を作成するのに用いら
れたイオン注入段階を用いーＣ１作成される。
れると、第９Ａ図に示されているように、Ｎ＋形接触体
領１ａ５８がえられる。第９Ｂ図に示されているように
、マスク層５６が作成され、そしてＮ十形領１ｌ１１５
８が、第９Ａ図のＮ十形領域５８を作成するのに用いら
れたイオン注入段階を用いーＣ１作成される。
それから、フォトレジスト居５６は、通常の灰化Ｊ３よ
び液体除去法により、除去される。それから、第１０Ａ
図に示されているように、第９Ａ図の構造体の表面の上
に、窒化シリコン騎６０が作成される。この窒化シリコ
ンｎｅｏがパターンに作られ、ぞしてエッチングされて
、Ｎ形井戸状領ｔａ３６の上の二酸化シリコンｗ４５０
の表面が露出号る。それから、二酸化シリコン１１５０
のこの露出した領域が、フッ化水索酸中での湿式エッチ
ングにより、除去される。それから、約９００℃で約５
９分間、雰囲気流中で熱酸化を行なうことにより、二酸
化シリコン崎６４が或長する。二酸化シリコンｊｌ！６
４を約１，４００オングストロームの厚さまで成長させ
る。この二酸化シリコン病６４の厚さは、二酸化シリコ
ンｗ４５０の厚さ、すなわち、２００オングスト【］一
ムよりは大幅に大きい。この構造体に対し、約５．８Ｘ
１０１３イオン／ａｓ２の密度と豹４０キロ電子ボルト
のエネルギでもって、ホウ素イオンのイオン注入が行な
われ、１゛）形領１１１６２が作成される。
び液体除去法により、除去される。それから、第１０Ａ
図に示されているように、第９Ａ図の構造体の表面の上
に、窒化シリコン騎６０が作成される。この窒化シリコ
ンｎｅｏがパターンに作られ、ぞしてエッチングされて
、Ｎ形井戸状領ｔａ３６の上の二酸化シリコンｗ４５０
の表面が露出号る。それから、二酸化シリコン１１５０
のこの露出した領域が、フッ化水索酸中での湿式エッチ
ングにより、除去される。それから、約９００℃で約５
９分間、雰囲気流中で熱酸化を行なうことにより、二酸
化シリコン崎６４が或長する。二酸化シリコンｊｌ！６
４を約１，４００オングストロームの厚さまで成長させ
る。この二酸化シリコン病６４の厚さは、二酸化シリコ
ンｗ４５０の厚さ、すなわち、２００オングスト【］一
ムよりは大幅に大きい。この構造体に対し、約５．８Ｘ
１０１３イオン／ａｓ２の密度と豹４０キロ電子ボルト
のエネルギでもって、ホウ素イオンのイオン注入が行な
われ、１゛）形領１１１６２が作成される。
それから、窒化シリコン層６０が、リン酸中での湿式化
学エッチングにより、除去される。それから、第１多結
晶シリコン層《図示ざれていない〉が、低圧化学蒸気沈
看法により、約２．０００オングストロームの厚さに沈
ｌ￥ｔされる。それから、フォトマスク（図示されてい
ない〉が作成され、そしてパターンに作られる。それか
ら、このフォトマスク（図示されていない）を用いて、
第１１Ａ図に示ざれているように、第１多結晶シリコン
病（図ホされていない）と二酸化シリコンＷ１６４がパ
ターンに作られる。それから、フォトマスク（図示ざれ
ていない）が除去され、そして第２多結品シリコン囮が
約２５００オングストロームの厚さに沈着ざれ、第１１
Ａ図の構造体の表面上に、多結晶シリコンｆｔ４６２が
作威される。多結晶シリコン層６６に対し、イオン注入
、またＵその場での不純物添加、またはその他の適切な
方法などのいくつかの選択町能な方法のうちの１つを用
いて、Ｎトト形に不純物添加が行なわれる。それから、
この多結晶シリコン層６６がパターンに作成され、第１
２Ａにホされているように、エミッタ接触体６８と、」
レクタ接触休７０と、ゲート７２と、ゲート７４がえら
れる。この処理■稈に．１３いて、一部分の不純物は、
多結晶シリコン廟６６から基板１０の表面の中へ拡敗し
、Ｐ形領域６２のところにＮ十十形エタッタ領域７６が
作戊される。第１０Ａ図と第１１Ａ図の段階は、第１２
１３から第１５８図までの図面に従って作成されるトラ
ンジスタを製造するざいには省略される。したがって、
第７Ｂ図から第９Ｂ図までの図面と、第１２Ｂ図から第
１５Ｆ３までの図向に従って作成されるトランジスタ番
よ処理段階がより簡単であり、したがって、製造コスト
がより安く、および製造のさいの歩泊り率が高い。多結
晶シリコン１１！６８．７０．７２．Ｊ３よび７４を作
成するのに用いたのとＩＩＡじ段階を用い（、多結晶シ
リコン居１７０および１７４が作成される。
学エッチングにより、除去される。それから、第１多結
晶シリコン層《図示ざれていない〉が、低圧化学蒸気沈
看法により、約２．０００オングストロームの厚さに沈
ｌ￥ｔされる。それから、フォトマスク（図示されてい
ない〉が作成され、そしてパターンに作られる。それか
ら、このフォトマスク（図示されていない）を用いて、
第１１Ａ図に示ざれているように、第１多結晶シリコン
病（図ホされていない）と二酸化シリコンＷ１６４がパ
ターンに作られる。それから、フォトマスク（図示ざれ
ていない）が除去され、そして第２多結品シリコン囮が
約２５００オングストロームの厚さに沈着ざれ、第１１
Ａ図の構造体の表面上に、多結晶シリコンｆｔ４６２が
作威される。多結晶シリコン層６６に対し、イオン注入
、またＵその場での不純物添加、またはその他の適切な
方法などのいくつかの選択町能な方法のうちの１つを用
いて、Ｎトト形に不純物添加が行なわれる。それから、
この多結晶シリコン層６６がパターンに作成され、第１
２Ａにホされているように、エミッタ接触体６８と、」
レクタ接触休７０と、ゲート７２と、ゲート７４がえら
れる。この処理■稈に．１３いて、一部分の不純物は、
多結晶シリコン廟６６から基板１０の表面の中へ拡敗し
、Ｐ形領域６２のところにＮ十十形エタッタ領域７６が
作戊される。第１０Ａ図と第１１Ａ図の段階は、第１２
１３から第１５８図までの図面に従って作成されるトラ
ンジスタを製造するざいには省略される。したがって、
第７Ｂ図から第９Ｂ図までの図面と、第１２Ｂ図から第
１５Ｆ３までの図向に従って作成されるトランジスタ番
よ処理段階がより簡単であり、したがって、製造コスト
がより安く、および製造のさいの歩泊り率が高い。多結
晶シリコン１１！６８．７０．７２．Ｊ３よび７４を作
成するのに用いたのとＩＩＡじ段階を用い（、多結晶シ
リコン居１７０および１７４が作成される。
それから、第１２Ａ図の構造体の表『ロの上に、二酸化
シリコン囮（図／Ｒざれていない〉が、化学蒸気沈着法
を川いて、約１，ＯＯＯＪングストロームの厚さに作成
される。それから、この二酸化シリコン居に対し、ＣＨ
ト。中での反も性イオン・エッチングにより異方的エッ
チングが行なわれる。このことにより、第１３Ａ図に示
されているように、二酸化シリコン側壁屑が残る。以下
の図面において、二酸化シリコン側壁層に対する参照番
見は、図面を単純化するために省略される。
シリコン囮（図／Ｒざれていない〉が、化学蒸気沈着法
を川いて、約１，ＯＯＯＪングストロームの厚さに作成
される。それから、この二酸化シリコン居に対し、ＣＨ
ト。中での反も性イオン・エッチングにより異方的エッ
チングが行なわれる。このことにより、第１３Ａ図に示
されているように、二酸化シリコン側壁屑が残る。以下
の図面において、二酸化シリコン側壁層に対する参照番
見は、図面を単純化するために省略される。
また、二酸化シリ」ン側壁層７８が第１２８図の構造体
の上に作成されて、第１３Ｂ図に示された構造体がえら
れる。パターンに作成されたフォトレジストのような材
料で作成された適切なエッチング用マスク８０が、二酸
化シリコン層７８の表向の上に作成される。エッチング
用マスク８０と二酸化シリコン層７８がパターンに作ら
れ、そして１ツヂノグが行なわれて、ゲート７４によっ
て覆われていないＰ形井戸状領ｌｉｔ！４８の表面部分
を露出させる。エッチング用マスク８０と二酸化シリコ
ン１１７８が、反応性イオン・エッチングを用いた異方
的エツヂングにより、除去される。このようにして、一
部分の二酸化シリコンＩ１７８が側’ｌｌｔ化物肋８２
として残るであろう。それから、ヒ素イオンのイオン注
入と、リン・イオンのイオン注入との２段帛が行なわれ
る。このヒ素イオンの注入は１５０−ｉｏ電イボルトの
１ネルギと杓３×１０１５イオン／傭２の密度で行なわ
れ、そしてリン・イオンの注入は８５キロ“慰子ボルト
のエネルギと４ｘ１０１５イオン／０２の密度で行なわ
れる。このイオン注入が行なわれた後、焼鈍しが行なわ
れ、第１４Ａ図に示されたように、ソース・ドレイン領
域８４が作成される。マスク廟８２が第１４１３図に示
されたように作成ざれ、それにより、第１４Ａ図に関し
て説明されたイオン注入のきい、Ｎ＋形領域１８４を作
成することができる。
の上に作成されて、第１３Ｂ図に示された構造体がえら
れる。パターンに作成されたフォトレジストのような材
料で作成された適切なエッチング用マスク８０が、二酸
化シリコン層７８の表向の上に作成される。エッチング
用マスク８０と二酸化シリコン層７８がパターンに作ら
れ、そして１ツヂノグが行なわれて、ゲート７４によっ
て覆われていないＰ形井戸状領ｌｉｔ！４８の表面部分
を露出させる。エッチング用マスク８０と二酸化シリコ
ン１１７８が、反応性イオン・エッチングを用いた異方
的エツヂングにより、除去される。このようにして、一
部分の二酸化シリコンＩ１７８が側’ｌｌｔ化物肋８２
として残るであろう。それから、ヒ素イオンのイオン注
入と、リン・イオンのイオン注入との２段帛が行なわれ
る。このヒ素イオンの注入は１５０−ｉｏ電イボルトの
１ネルギと杓３×１０１５イオン／傭２の密度で行なわ
れ、そしてリン・イオンの注入は８５キロ“慰子ボルト
のエネルギと４ｘ１０１５イオン／０２の密度で行なわ
れる。このイオン注入が行なわれた後、焼鈍しが行なわ
れ、第１４Ａ図に示されたように、ソース・ドレイン領
域８４が作成される。マスク廟８２が第１４１３図に示
されたように作成ざれ、それにより、第１４Ａ図に関し
て説明されたイオン注入のきい、Ｎ＋形領域１８４を作
成することができる。
それから、エッチング用マスク８０が除去され、そして
第１５Ａ図に示されているように、第２エッチング用マ
スク８６が作成される。それから、エッチング用マスク
８６が通常の−ノオトリソグラフィ法によりパターンに
作られ、それにより、第１５Ａ図にホされたようなエッ
チング川マスク８６構造体かえられる。それから、第１
５Ａ図の構造体に対し、約２０−トロ電ｆボルトの１ネ
ルギと約３Ｘ１０１５イオン／０２の密度で、ホウ素イ
オンのイオン注入が行なわれる。このことにより、第１
５Ａ図に示されているように、Ｐ十形ソース・ドレイン
領１４９０とベース接触体領域９２が作成される。第１
５１３図に示されているように、マスク８６が作戒ざれ
、それにより、Ｐ形不純物イオンの注入によって、第１
５８図に示されているように、Ｐ十形領１４１９０を作
成することができる。このイオン注入は、第１５Ａ図に
おけるＰ＋形領域９０および１〕１一形領域９２を作成
するのに用いられたのと同じ段階を用いて、実行される
。
第１５Ａ図に示されているように、第２エッチング用マ
スク８６が作成される。それから、エッチング用マスク
８６が通常の−ノオトリソグラフィ法によりパターンに
作られ、それにより、第１５Ａ図にホされたようなエッ
チング川マスク８６構造体かえられる。それから、第１
５Ａ図の構造体に対し、約２０−トロ電ｆボルトの１ネ
ルギと約３Ｘ１０１５イオン／０２の密度で、ホウ素イ
オンのイオン注入が行なわれる。このことにより、第１
５Ａ図に示されているように、Ｐ十形ソース・ドレイン
領１４９０とベース接触体領域９２が作成される。第１
５１３図に示されているように、マスク８６が作戒ざれ
、それにより、Ｐ形不純物イオンの注入によって、第１
５８図に示されているように、Ｐ十形領１４１９０を作
成することができる。このイオン注入は、第１５Ａ図に
おけるＰ＋形領域９０および１〕１一形領域９２を作成
するのに用いられたのと同じ段階を用いて、実行される
。
それから、多結晶シリコンＷＪ１７０と、Ｎ｝−形領域
１８４と、［）十形領域１９０とに接触体が作成され、
これらはそれぞれ、ＮＰＮトランジスタ１９４のコレク
タ、エミッタ、およびベースとなる。
１８４と、［）十形領域１９０とに接触体が作成され、
これらはそれぞれ、ＮＰＮトランジスタ１９４のコレク
タ、エミッタ、およびベースとなる。
このようにして、ＮＰＮトランジスタ１９４と、ＮＰＮ
トランジスタ９４と、Ｐチャンネル・トランジスタ９６
と、Ｎチャンネル・トランジスタ９８が作成される。エ
ミッタ接触体６８と、ゲート７２および７４と、エミッ
タ領域１８４と、コレクタ接触休５８および１５８と、
ソース・ドレイン領１１１８４と、ソース・ドレイ領域
９０と、べ−ス接触体領ｔ！ｌｔ９２および１９０との
表面をシリサイド化づ゛るといった付加的段階を実行す
ることができ、それによりえられる構造体の導電率をよ
りよくすることができる。
トランジスタ９４と、Ｐチャンネル・トランジスタ９６
と、Ｎチャンネル・トランジスタ９８が作成される。エ
ミッタ接触体６８と、ゲート７２および７４と、エミッ
タ領域１８４と、コレクタ接触休５８および１５８と、
ソース・ドレイン領１１１８４と、ソース・ドレイ領域
９０と、べ−ス接触体領ｔ！ｌｔ９２および１９０との
表面をシリサイド化づ゛るといった付加的段階を実行す
ることができ、それによりえられる構造体の導電率をよ
りよくすることができる。
本発明のまた別の実施例が、第１６図に示されている。
第１６崗において、］レクタ接触体領域１５８が、Ｐ形
井戸状体１４８を水平方向に取り囲むように、作成され
る。このｌ４造体は、Ｎ＋形埋込みコレクタ１１６およ
び］レクタ接触休１５８と、１〕形エビタクシャル別お
よび基板との間のＮ ＋）接合によって、集積回路内の
他の装四から完今に分離される。
井戸状体１４８を水平方向に取り囲むように、作成され
る。このｌ４造体は、Ｎ＋形埋込みコレクタ１１６およ
び］レクタ接触休１５８と、１〕形エビタクシャル別お
よび基板との間のＮ ＋）接合によって、集積回路内の
他の装四から完今に分離される。
バイボーラ・トランジスタをさらに小形に設計するため
に、溝分離方式を用いることができる。
に、溝分離方式を用いることができる。
この満分館方式を実施するための処理段階が、第１７Δ
図から第１７Ｅ図までの図面に示されている。
図から第１７Ｅ図までの図面に示されている。
Ｐ形ｇＡ域１４８の中に満２１０が作成され、埋込みＮ
十形領域１１６を露出させる。第１７Ａ図の構造体にお
いて、前記の構造体と同様の参照番月を有寸る部品は、
前記構造体に対応する部品である。溝は、木山舶の譲渡
人に譲渡された、１９８８年１１月１５日受付のＤｏｕ
ｇ ｌａｓ名の米国特許第４．７８４．７２０号に開示
ざれている、よく知られた満エッチング法によって、作
成することができる。
十形領域１１６を露出させる。第１７Ａ図の構造体にお
いて、前記の構造体と同様の参照番月を有寸る部品は、
前記構造体に対応する部品である。溝は、木山舶の譲渡
人に譲渡された、１９８８年１１月１５日受付のＤｏｕ
ｇ ｌａｓ名の米国特許第４．７８４．７２０号に開示
ざれている、よく知られた満エッチング法によって、作
成することができる。
溝２１０はＰ形井戸状休１４８を取り囲み、それにより
、第１６図の構造体と同様に、これから作成されるトラ
ンジスタが他の活性ｉｉｋ置から分離ざれる。それから
、低圧化学蒸気沈肴法または熱酸化法により、二酸化シ
リコン廟２１２が第１７Ａ図の構造体の上に作成される
。第１７８図の構造体に対し、サルファ・エクスフＯダ
イド中での反応性イオン・エッチングといった異方的エ
ッチング工程を行ない、第１７Ｃ図に示されたような側
壁酸化物層２１４がえられる。低圧化学蒸気沈肴法およ
びその場での不純物添加法とにより、第１７Ｃ図の表向
の上に、不純物が多はに添加された多結晶シリコン層２
１６が作成される。それから、この多結晶シリコン層が
再びエッチングされて平らになり、第１７Ｄ図に／Ｒさ
れているように、多結品シリコンのプラグ体２８ができ
る。第１２Ｂ図から第１５１３図までの図面にＩＩ１１
Ｌて説明した処理段階により、Ｎ十形領域１８４と、Ｐ
十形領１ａ１９０と、二酸化シリコン層１５０と、多結
品シリコン１１１４１ ７４が作威される。このように
して、第１５［３図における厚くて幅の大きな二酸化シ
リコン病１５４の分１１１１１Ｍとは異って、薄い二酸
化シリコン層２１４を分離領域として有する、バイボー
ラ・トランジスタが作成される。したがって、第１７Ｅ
図の構造体を集積圓路上で配置するのに必要な領域は比
較的小さい。
、第１６図の構造体と同様に、これから作成されるトラ
ンジスタが他の活性ｉｉｋ置から分離ざれる。それから
、低圧化学蒸気沈肴法または熱酸化法により、二酸化シ
リコン廟２１２が第１７Ａ図の構造体の上に作成される
。第１７８図の構造体に対し、サルファ・エクスフＯダ
イド中での反応性イオン・エッチングといった異方的エ
ッチング工程を行ない、第１７Ｃ図に示されたような側
壁酸化物層２１４がえられる。低圧化学蒸気沈肴法およ
びその場での不純物添加法とにより、第１７Ｃ図の表向
の上に、不純物が多はに添加された多結晶シリコン層２
１６が作成される。それから、この多結晶シリコン層が
再びエッチングされて平らになり、第１７Ｄ図に／Ｒさ
れているように、多結品シリコンのプラグ体２８ができ
る。第１２Ｂ図から第１５１３図までの図面にＩＩ１１
Ｌて説明した処理段階により、Ｎ十形領域１８４と、Ｐ
十形領１ａ１９０と、二酸化シリコン層１５０と、多結
品シリコン１１１４１ ７４が作威される。このように
して、第１５［３図における厚くて幅の大きな二酸化シ
リコン病１５４の分１１１１１Ｍとは異って、薄い二酸
化シリコン層２１４を分離領域として有する、バイボー
ラ・トランジスタが作成される。したがって、第１７Ｅ
図の構造体を集積圓路上で配置するのに必要な領域は比
較的小さい。
本発明の特定の実施例を説明したが、本発明はこれらの
実備例に限定ざれることを意味するものではない。例え
ば、開示された実施例はシリコンを塁本材料とする装費
であったが、他の適当な材料、例えば、ヒ化ガリウムを
基本材利として本発明を実施しても＋ｉｄ様に利点がえ
られる。本発明の範囲は特許請求の範囲に開示されてい
る。
実備例に限定ざれることを意味するものではない。例え
ば、開示された実施例はシリコンを塁本材料とする装費
であったが、他の適当な材料、例えば、ヒ化ガリウムを
基本材利として本発明を実施しても＋ｉｄ様に利点がえ
られる。本発明の範囲は特許請求の範囲に開示されてい
る。
［発明の効！Ｊ！１
本発明の開示された実施例により、当業者には周知の単
純な処ｌ４！段階を用いて、相補形金属・酸化物・半導
体トランジスタと同じ集積回路内にバイボーラ・トラン
ジスタが組み込まれたｍ造体を製造するための製造法と
、その構造体がえられる。
純な処ｌ４！段階を用いて、相補形金属・酸化物・半導
体トランジスタと同じ集積回路内にバイボーラ・トラン
ジスタが組み込まれたｍ造体を製造するための製造法と
、その構造体がえられる。
以上の説明に関して史に以ｒの項を開示する。
（１） 第１導電形の基板をそなえる段階と、前記基
板の中に、前記第１１！電形とは反対の導電形である第
２導電形を有し、かつ、前記基板の表面から離れた位閥
に配置された、不純物が添加された埋込み（ｒＩ域を作
成寸る段階と、前記不純物添加連込み領域に接触体を作
成する段階と、 前記表面の上に１つの病を作成しかつ前記病をパターン
に作る段階と、 パターンに作られた前記病の下に不純物が添加された工
夫ツタ領域が作成ざれるのを防止するためのマスクとし
て茄記躬を利川し、菌記舶の近傍の前記単板の中に不純
物添加エミッタ領域を作成する段階と、 前記肋の近傍の前記基板に接触体を作成する段階と、 を石する、バイボーラ・トランジスタの作威法。
板の中に、前記第１１！電形とは反対の導電形である第
２導電形を有し、かつ、前記基板の表面から離れた位閥
に配置された、不純物が添加された埋込み（ｒＩ域を作
成寸る段階と、前記不純物添加連込み領域に接触体を作
成する段階と、 前記表面の上に１つの病を作成しかつ前記病をパターン
に作る段階と、 パターンに作られた前記病の下に不純物が添加された工
夫ツタ領域が作成ざれるのを防止するためのマスクとし
て茄記躬を利川し、菌記舶の近傍の前記単板の中に不純
物添加エミッタ領域を作成する段階と、 前記肋の近傍の前記基板に接触体を作成する段階と、 を石する、バイボーラ・トランジスタの作威法。
（２） 第１１ｆ１において、前記埋込み領域に前記
接触体を作ＩＩｉする段階が、 前記表面から前記不純物添加埋込み領域にまで仄がった
不純物添加接触体領域を作成する段階と、前記不純物添
加接触体領域とオーム接触する導電体を作成する段階と
、 を有する前記作成法。
接触体を作ＩＩｉする段階が、 前記表面から前記不純物添加埋込み領域にまで仄がった
不純物添加接触体領域を作成する段階と、前記不純物添
加接触体領域とオーム接触する導電体を作成する段階と
、 を有する前記作成法。
（３） 第１項において、前記基也に接触体・を作成
Ｊる前記段階が、 前記−をマスクとして用い、前記基板の中に菊記第１導
゛市形を有する不純物添加接触体領域を作成する段階と
、 ＩｙＪ記不純物添加接触体領域とオーム接触寸る導電体
を作成する段隅と、 を？ｊする葡記作成法。
Ｊる前記段階が、 前記−をマスクとして用い、前記基板の中に菊記第１導
゛市形を有する不純物添加接触体領域を作成する段階と
、 ＩｙＪ記不純物添加接触体領域とオーム接触寸る導電体
を作成する段隅と、 を？ｊする葡記作成法。
（４） 第１頂において、前記基板が結砧シリコンで
ある、前記作成法。
ある、前記作成法。
（５） 第１項において、前記不純物添加埋込み領域
が、 前記基板の表面の中に不純物イオンを注入する段階と、 前記基仮の表血を前記不純物添加埋込み領域の上へ拡大
するために前記基板の上にエビタクシャル腑を作成する
段階と、 により作成される、前記作成法。
が、 前記基板の表面の中に不純物イオンを注入する段階と、 前記基仮の表血を前記不純物添加埋込み領域の上へ拡大
するために前記基板の上にエビタクシャル腑を作成する
段階と、 により作成される、前記作成法。
（６） 第１項において、前記不純物添加エミッタ領
域が前記層をマスクとして用いて前記基板の中に不純物
イオンを注入することによって作成される、前記作成法
。
域が前記層をマスクとして用いて前記基板の中に不純物
イオンを注入することによって作成される、前記作成法
。
（７） 第１項において、前記病の側壁に側壁マスク
層を作成する段階をさらに有する、前記作成法。
層を作成する段階をさらに有する、前記作成法。
（８） 第１項において、前記腑が導電体層を有し、
かつ、前記バイボーラ・トランジスタをそなえた集積回
路において他の装置との導電接続とｖ１−のために前記
導電体層が用いられる、前記作戒法。
かつ、前記バイボーラ・トランジスタをそなえた集積回
路において他の装置との導電接続とｖ１−のために前記
導電体層が用いられる、前記作戒法。
（９） 第１１ｍ形の基板をそなえる段階と、萌記県
板の中に、萌記第１導電形とは反対の導電形である第２
導電形を有し、かつ、前記基板の表向から離れた位誼に
配置された、不純物が添加された埋込み領域を作成する
段階と、 前記表向から前記不純物添加埋込み領域まで洛を作成す
る段階と、 茄記満の側壁に側壁絶縁体病を作成寸る＃！ｉ階と、前
記満を轡゜ゐ体材料で満たす段階と、前記表面の上に層
を作成しかつパターンに作る段階と、 パターンに作られた葡記層の下に不純物が添加されたエ
ミッタ領域が作成されるのを防止するためのマスクとし
て前記層を利用し、前記病の近傍の前記基板の中に不純
物添加エミッタ領域を作成する段階と、 前記図の近傍の前記基板に接触体を作成する段階と、 を右ツる、バイボーラ・トランジスタの作成法。
板の中に、萌記第１導電形とは反対の導電形である第２
導電形を有し、かつ、前記基板の表向から離れた位誼に
配置された、不純物が添加された埋込み領域を作成する
段階と、 前記表向から前記不純物添加埋込み領域まで洛を作成す
る段階と、 茄記満の側壁に側壁絶縁体病を作成寸る＃！ｉ階と、前
記満を轡゜ゐ体材料で満たす段階と、前記表面の上に層
を作成しかつパターンに作る段階と、 パターンに作られた葡記層の下に不純物が添加されたエ
ミッタ領域が作成されるのを防止するためのマスクとし
て前記層を利用し、前記病の近傍の前記基板の中に不純
物添加エミッタ領域を作成する段階と、 前記図の近傍の前記基板に接触体を作成する段階と、 を右ツる、バイボーラ・トランジスタの作成法。
（１０）第９偵において、前記基板に接触体を作成する
前記段階が、 前記層をマスクとして用い【前記基板の中に前記第１導
電形を有する不純物が添加された接触体領域を作成する
段階と、 前記不純物添加接触体領域とオーム接触する導電体を作
成する段階と、 を有する、前記作成法。
前記段階が、 前記層をマスクとして用い【前記基板の中に前記第１導
電形を有する不純物が添加された接触体領域を作成する
段階と、 前記不純物添加接触体領域とオーム接触する導電体を作
成する段階と、 を有する、前記作成法。
（１１）第９ １ｒＪＩ．．．おいて、前記基板が結晶
シリコンである、前記作成法。
シリコンである、前記作成法。
（１２）第９項において、前記不純物添加埋込み領域が
、 前記基板の表向の中に不純物イオンを注入する段階と、 葡記不純物添加押込み領域の上で前記基板の表向を拡大
するために前記延板上に１ビタクシャル層を作成する段
階と、 によって作成される、前記作成法。
、 前記基板の表向の中に不純物イオンを注入する段階と、 葡記不純物添加押込み領域の上で前記基板の表向を拡大
するために前記延板上に１ビタクシャル層を作成する段
階と、 によって作成される、前記作成法。
（１３）第９ Ｋ＋において、前記病をマスクとして用
いて前記軍板の中に不純物イオンを注入することにより
萌記不純物添加エミッタ領域が作成される、前記作成法
。
いて前記軍板の中に不純物イオンを注入することにより
萌記不純物添加エミッタ領域が作成される、前記作成法
。
（１４）第９項において、前記層の側壁に側壁マスク病
を作成する段階をさらに有する、前記作成法。
を作成する段階をさらに有する、前記作成法。
（１５）第９項において、前記層が導電体層を有し、か
つ、前記バイボーラ・トランジスタをそなえた集積回路
において、他の装置との導電接続とａ，ｌｌｔｉｌのた
めに前記導電体病が用いられる、前記作成法。
つ、前記バイボーラ・トランジスタをそなえた集積回路
において、他の装置との導電接続とａ，ｌｌｔｉｌのた
めに前記導電体病が用いられる、前記作成法。
（１６）第１導電形の基板をそなえる段階と、前記基板
の中に、菊記第１導電形とは反対の導電形である第２導
電形を有し、かつ、前記単板の表面から離れた位胃に配
置された、不ＩｉＩ！物が添加された埋込み領域を作成
する段階と、 前記単板の前記表面の上に配置され、かつ、］レクタ接
触体領域をベース・］：；ツタ接触体領域から分断し、
かつ、前記ベース・エミッタ接触体領域を隣接する装置
から分離する、厚いＺ酸化シリコン領域を作成する段階
と、 前記］レクタ接触体領域から前記不純物添加連込み領域
まで広がって配首される前記不純物添加埋込み領域に対
する接触体を作成する段階と、萌記ベース・エミッタ領
域の上の前記表面の上に層を作成しかつパターンに作る
段階と、パターンに作られた前記層の下に不純物が添加
されたエミッタ領域が作成されるのを防止するためのマ
スクとして前記層を利用し、前記層の近傍の前記単板の
中に不純物添加エミッタ領域を作成する段階と、 前記腑の近傍の前記基板に接触体を作成する段階と、 を有する、バイボーラ・トランジスタの作成法。
の中に、菊記第１導電形とは反対の導電形である第２導
電形を有し、かつ、前記単板の表面から離れた位胃に配
置された、不ＩｉＩ！物が添加された埋込み領域を作成
する段階と、 前記単板の前記表面の上に配置され、かつ、］レクタ接
触体領域をベース・］：；ツタ接触体領域から分断し、
かつ、前記ベース・エミッタ接触体領域を隣接する装置
から分離する、厚いＺ酸化シリコン領域を作成する段階
と、 前記］レクタ接触体領域から前記不純物添加連込み領域
まで広がって配首される前記不純物添加埋込み領域に対
する接触体を作成する段階と、萌記ベース・エミッタ領
域の上の前記表面の上に層を作成しかつパターンに作る
段階と、パターンに作られた前記層の下に不純物が添加
されたエミッタ領域が作成されるのを防止するためのマ
スクとして前記層を利用し、前記層の近傍の前記単板の
中に不純物添加エミッタ領域を作成する段階と、 前記腑の近傍の前記基板に接触体を作成する段階と、 を有する、バイボーラ・トランジスタの作成法。
（１７）第１６項において、前記埋込み領域に前記接触
体を作成する段帛が、 前記表而から前記不純物添加埋込み領域まで広がる不純
物添加接触体ｖ４域を作成する段階と、前記不純物添加
接触体領域とオーム接触する導電体を作成する段階と、 を有する、前記作成法。
体を作成する段帛が、 前記表而から前記不純物添加埋込み領域まで広がる不純
物添加接触体ｖ４域を作成する段階と、前記不純物添加
接触体領域とオーム接触する導電体を作成する段階と、 を有する、前記作成法。
（１８）第１６項において、ＩｖＪ記基板に接触体を作
成する段階が、 前記腑をマスクとして用いて前記基板の中に前記第１導
電形を右する不純物添加接触体領域を作成する段階と、 曲記不純物添加接触体領域とオーム接触１る導，電体を
作成？Ｊ−る段階と、 を有する、萌記作成法。
成する段階が、 前記腑をマスクとして用いて前記基板の中に前記第１導
電形を右する不純物添加接触体領域を作成する段階と、 曲記不純物添加接触体領域とオーム接触１る導，電体を
作成？Ｊ−る段階と、 を有する、萌記作成法。
（１９）第１６項において、前記延板が結晶シリコンで
ある前記作成法。
ある前記作成法。
（２０）第１６項において、荊記不純物添加埋込み領域
が、 前記基板の表面の中に不純物イオンを注入する段階と、 前記不純物添加埋込み領域の上で葡記阜板の表面を拡人
ずるために前記基板上にＴビタクシャル病を作成する段
階と、 によって作成される、鹸記作成法。
が、 前記基板の表面の中に不純物イオンを注入する段階と、 前記不純物添加埋込み領域の上で葡記阜板の表面を拡人
ずるために前記基板上にＴビタクシャル病を作成する段
階と、 によって作成される、鹸記作成法。
（２１）第１６項において、１１記不純物添加エミッタ
領域が前記層および前記厚い絶縁体層をマスクとして用
いて前記基板の中へ不純物イオンを注入することによっ
て作成される、前記作成法。
領域が前記層および前記厚い絶縁体層をマスクとして用
いて前記基板の中へ不純物イオンを注入することによっ
て作成される、前記作成法。
（２２）第１６項において、前記層の側壁に側壁マスク
層を作成する段階をさらに有する、前記作成法。
層を作成する段階をさらに有する、前記作成法。
（２３）第１６項において、前記層が導電体層を有し、
かつ、前記バイボーラ・トランジスタをそなえた集積＠
路において、他の装置との８ＩＮ接続と制御のために前
記導電体層が用いられる、前記作成法。
かつ、前記バイボーラ・トランジスタをそなえた集積＠
路において、他の装置との８ＩＮ接続と制御のために前
記導電体層が用いられる、前記作成法。
（２４）第１６項において、前記厚い絶縁体層が二酸化
シリコンで構成される、前記作成法。
シリコンで構成される、前記作成法。
（２５） この発明の実施例は相浦形金属・酸化物・半
導体・集積回路へバイポーラ・トランシスタを結合する
方注及びそれらの結合構造を提供する。相補形金属・Ｍ
ＯＳ・集積回路を形成するために必要な工数へ加える工
数を最小にしてーヒ記バイポーラ・トラン／スタは形戊
される。
導体・集積回路へバイポーラ・トランシスタを結合する
方注及びそれらの結合構造を提供する。相補形金属・Ｍ
ＯＳ・集積回路を形成するために必要な工数へ加える工
数を最小にしてーヒ記バイポーラ・トラン／スタは形戊
される。
第１Ａ図から第゛１５Ａ図までの図面は先行技術を用い
てＢ ｉ ＣＭＯＳ集栢回路を製造するのに必要な処理
段階の概要側面図、第７Ｂ図からｌＩ９Ｂ図までの図面
および第１２Ｂ図から第１５Ｂ図までの図面は本発明の
′１つの実膿例を製造するのに用いられる処理段階の概
要側面図であって、第７Ｂ図から第９Ｂ図までの図面お
よび第１２８図から第１５Ｂ図までの図面に丞された実
施例と第ＩＡ図から第１ ５Ａ図までの図面に示された
段階との間の関遇を示すために第１Ａ図から第１５Ａ図
までの図面と番号が対応して配列され、第１６図は本発
明のまた別の実施例のＮ要側面図、第１７Ａ図から第１
７Ｅ図までの図面は本発明のまた別の実施例を製造する
ための処理段階の概要側面図。 １０・・・・・・塁板、 １６・・・・・・埋め込み領域、 ７６・・・・・・エミッタ領域。
てＢ ｉ ＣＭＯＳ集栢回路を製造するのに必要な処理
段階の概要側面図、第７Ｂ図からｌＩ９Ｂ図までの図面
および第１２Ｂ図から第１５Ｂ図までの図面は本発明の
′１つの実膿例を製造するのに用いられる処理段階の概
要側面図であって、第７Ｂ図から第９Ｂ図までの図面お
よび第１２８図から第１５Ｂ図までの図面に丞された実
施例と第ＩＡ図から第１ ５Ａ図までの図面に示された
段階との間の関遇を示すために第１Ａ図から第１５Ａ図
までの図面と番号が対応して配列され、第１６図は本発
明のまた別の実施例のＮ要側面図、第１７Ａ図から第１
７Ｅ図までの図面は本発明のまた別の実施例を製造する
ための処理段階の概要側面図。 １０・・・・・・塁板、 １６・・・・・・埋め込み領域、 ７６・・・・・・エミッタ領域。
Claims (1)
- （１）第１導電形の基板をそなえる段階と、前記基板の
中に、前記第１導電形とは反対の導電形である第２導電
形を有し、かつ、前記ｌ板の表面から離れた位置に配置
された、不純物が添加された埋込み領域を作成する段階
と、 前記不純物添加埋込み領域に接触体を作成する段階と、 前記表面の上に１つの層を作成しかつ前記層をパターン
に作る段階と、 パターンに作られた前記層の下に不純物が添加されたエ
ミッタ領域が作成されるのを防止するためのマスクとし
て前記層を利用し、前記層の近傍の前記基板の中に不純
物添加エミッタ領域を作成する段階と、 前記層の近傍の前記基板に接触体を作成する段階と、 を有する、バイポーラ・トランジスタの作成法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US39835389A | 1989-08-23 | 1989-08-23 | |
| US398353 | 1989-08-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171633A true JPH03171633A (ja) | 1991-07-25 |
Family
ID=23575055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222328A Pending JPH03171633A (ja) | 1989-08-23 | 1990-08-23 | 相補形金属・酸化物・半導体トランジスタと共にバイポーラ・トランジスタを作成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0414013A3 (ja) |
| JP (1) | JPH03171633A (ja) |
| KR (1) | KR910005475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150013037A (ko) * | 2013-07-25 | 2015-02-04 | (주)콥스 | Ａｔｓ 컨트롤러의 제어 시스템 및 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE519628C2 (sv) * | 1997-03-04 | 2003-03-18 | Ericsson Telefon Ab L M | Tillverkningsförfarande för halvledarkomponent med deponering av selektivt utformat material,vilket är ogenomträngligt för dopjoner |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752589A (en) * | 1985-12-17 | 1988-06-21 | Siemens Aktiengesellschaft | Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate |
| EP0256315B1 (de) * | 1986-08-13 | 1992-01-29 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
| EP0281235B1 (en) * | 1987-01-30 | 1993-07-14 | Texas Instruments Incorporated | Bipolar transistor fabrication utilizing cmos techniques |
-
1990
- 1990-08-03 EP EP19900114950 patent/EP0414013A3/en not_active Withdrawn
- 1990-08-22 KR KR1019900012957A patent/KR910005475A/ko not_active Application Discontinuation
- 1990-08-23 JP JP2222328A patent/JPH03171633A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150013037A (ko) * | 2013-07-25 | 2015-02-04 | (주)콥스 | Ａｔｓ 컨트롤러의 제어 시스템 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0414013A2 (en) | 1991-02-27 |
| EP0414013A3 (en) | 1991-10-16 |
| KR910005475A (ko) | 1991-03-30 |
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