JPH031689A - マルチプロセッサ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マルチプロセッサ制御装置、特に画像符号化
システム用のリアルタイムビデオ信号処理などに用いら
れるマルチプロセッサ制御装置におけるデジタル信号処
理方式に関する。

［従来の技術］ 近年におけるビデオコーディング技術の進展に伴い、テ
レビ会議やテルビ電話システム用のビデオコーデックが
開発されている。

第３図は、ＩＥＥＥ、ＬＯＢＣＯＭ、８７．Ｐ２Ｓ５　
Ａ　Ｒｅａｌ−ｔｉｍｅ　Ｖｉｄｅｏ　Ｓｉｇｎａｌ　
Ｐｒｏｃｅｓｓｏｒ　５ｕｉｔａｂｌｅ　Ｉ’ｏｒ　ｍ
ｏｔｉｏｎ　ｐｉｃｔｕｒｅ　Ｃｏｄｉｎｇ　ＡｐｐＩ
ｉｃａｔｌ。

ｎｓ″記載のマルチプロセッサを示す。

図において、入力データ（１０１）が供給されるデータ
転送制御器（１）には複数のデジタル信号処理プロセッ
サ（以下ｒＤｓＰＪという）が接続されており、該ＤＳ
Ｐはデータ転送制御器（１）からの分配データ（１０２
）を受は取ると共に、その処理済データ（３０１）を再
びデータ転送制御器（１）へ送給する。

そして、以上の構成からなるブロックが複数組直列に接
続されている。

次に動作について説明する。

第３図において、入力データ（１０１）はデータ転送制
御器（１）により分配された後、各ＤＳＰ（２）へ転送
されてそれぞれのＤＳＰ内部で所定の処理を受ける。そ
して、処理済データ（３０１）は次のブロックにおける
処理ステップへ移行していく。

第４図（ａ）に各ＤＳＰの分担領域を示す。同図は画像
データを３個のＤＳＰにより並列処理を行う場合の分割
例であり、各ＤＳＰＡ＝Ｂ及びＣには均等に処理対象領
域が分配されていることを理解できる。

ところで、フレーム間画像符号化方式などにおいては、
入力フレームと前フレームとの差分がある一定の大きさ
の部分のみを符号化対象とし、それ以外は前フレームデ
ータを用いる、いわゆる条件付画素補充処理が一般に採
用されている。

従って、各ＤＳＰにおける諸対象領域の画素数が等しく
とも、有効画素率が異なる場合には処理に要する演算量
も異なることになる。そして、所要演算量または所要演
算時間は有効画素率に当然のことながら比例する。

第４図（ｂ）は、フレーム間符号化方式ＤＳＰの並列構
成で実行した場合の各ＤＳＰにおける有効画素数の分布
例を示す。

このような構成において、−ブロック当りの所要演算時
間は各ＤＳＰ中で最も処理対象画素の多いＤＳＰ、図示
例ではＢの処理時間を基準として一律に定められ、他の
ＤＳＰ（図示例ではＡとＣ）はそれ自身の対象画素の処
理を終えた後はＢの処理が終了するまで待ち状態となり
、この間実質的な処理作用は行われないことになる。

［発明が解決しようとする課題］ 従来のマルチプロセッサは上述の如く構成されているの
で、画像１フレーム内の有効画素分布領域に偏りがあっ
てかつその分布が時間的に変動するような場合には全体
の処理時間が全てのＤＳＰの中も最も長い処理時間を必
要とするＤＳＰにより一律に規定されてしまい、この結
果ＤＳＰ１個当りの処理効率が著しく低下し、短時間に
大量のデータ処理を要求される画像信号処理における性
能上の重大な妨害要因となっているのが実情であった。

本発明は上記従来の課題に鑑みなされたものであり、そ
の目的は画像信号の処理効率を最大限に向上させ得るよ
う各ＤＳＰを制御可能なマルチプロセッサを提供するこ
とにある。

［課題を解決するための手段］ 上記目的を達成するために本発明は、入力データのフレ
ーム間画像符号化処理を行う複数のディジタル信号処理
プロセッサ（ＤＳＰ）に対応して設けられ、入力メモリ
から転送された該ＤＳＰの個数で均等に分割された入力
データを一時記憶保持するＤＳＰ用ＴＡＢと、前記各Ｄ
ＳＰにアドレスなどの制御情報を出力するデータフロー
コントローラと、を供えたことを特徴とする。

［作用コ 以上のように構成される本発明装置によれば、前記フロ
ーコントロラーが各ＤＳＰの符号化処理残量を監視して
目領域の処理を終了したＤＳＰに他のＤＳＰの未処理領
域をブロック単位で割り振るよう制御するので、各プロ
セッサの処理時間を均等化することができ、プロセッサ
構成全体としてデーターの所要時間を最大限に短縮可能
である。

［実施例］ 以下、図面に基づき本発明の好適な実施例を説明する。

入力データ（１０１）はまず入力メモリ（１０）に供給
され、その後各ＤＳＰ　（１２）の領域分担に応じて該
各ＤＳＰ（１２）に対応するＴＡＢ（１４）へ順次分割
転送されていく。

前記各ＤＳＰ（１２）は各ＴＡＢ（１４）から個々にブ
ロック単位でデータを読み出し、その内部に予め設定さ
れたプログラムに基づいて所定の処理を行う。

そして、目領域の処理を終了したＤＳＰ（１２）は処理
終了信号（２０１）をデータフローコントローラ（２０
）へ向けて出力する。これを受けてデータフローコント
ローラ（２０）は各ＴＡＢのデータ残量から特に処理効
率の悪い領域を認識し、前記処理終了ＤＳＰにその領域
のブロックを割り当てる起動制御信号（６０１）を出力
することになる。

すなわち、例えば第２図（ａ）のように３個の各ＤＳＰ
に領域を割り当て、ある時間後節２図（ｂ）のようにな
ったとする。

この時、有効画素数（処理時間）は、特にＤＳＰ（１２
ｂ）に割り当てられた領域に集中していることは理解さ
れる。そして、この時点でＤＳＰ（１２ｃ）は既に目領
域の処理を終了しているので、ＤＳＰ（１２ｂ）の領域
のブロックをＤＳＰ（１２ｃ）に割り振るようにＢｕｆ
（１６ａ）及びＤｓＰ　（１２）をデータフローコント
ローラ（２０）により制御し、１フレーム全体として全
所要処理時間の平滑化が行われることになる。これによ
り、従来のように処理領域を予め均等分割課する場合に
比し著しく所要処理時間を短縮することが実現できる。

なお、上記実施例ではＤＳＰ３個を１組としたモジュー
ル構成を採用したが、ＤＳＰの個数及び処理の分割化に
よる文字分割あるいはブロック分割は任意に変更可能で
ある。

また、上記実施例の細部仕様は、本発明の本質とは無関
係であり、その特徴事項を限定するものではない。

［発明の効果］ 以上説明したように本発明によれば、各ＤＳＰが目領域
の処理終了信号のＤＳＰ領域で未処理のブロックをデー
タフローコントローラにより割り当てられることにより
各ＤＳＰ間の処理を均等化することができ、無駄な待ち
時間を分散して処理時間効率を有効に向上可能である。

また、データフローコントローラからの制御回数も比較
的低減可能であり、マルチプロセッサの処理能力を大幅
に向上させることができる。

【図面の簡単な説明】 第１図は本発明の一実施例によるＤＳＰのマルチプロセ
ッサの構成ブロック図、第２図は本発明の一実施例によ
るＤＳＰ別処理領域及び処理手順の説明図、第３図は従
来のマルチプロセッサの構成ブロック図、第４図は従来
の各プロセッサの領域分担方法の説明図である。 図において、（１０）は入力メモリ、（１２）はＤＳＰ
、（１４）はＴＡＢ、（１６）はＢＵＦ。 （１８）は出力用メモリ、（２０）はデータフローコン
トローラ、（１０１）は入力データ、（２０１）は処理
終了信号、（６０１）は起動制御信号である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　弁理士　大　岩　増　雄 （外２名） 従来装置 第３ 図 （ａ）ＤＳＰ別処理領域 （ｂ）各ＤＳＰ処理手順 本発明によるＤＳＰ別処理領域及び処理手順第２ 図 （ａ） メモリ領域分割 従来の領域分担 第４ 図 手 続 補 正 念（自発） ５、補正の対象

Claims (1)

1. 【特許請求の範囲】 画像をＮ×Ｎ画素（自然数）のブロックに分割し、各ブ
   ロック毎に入力データと前フレームデータとのフレーム
   間差分を求め、その値の大小に応じて符号化処理対象と
   なる有効ブロックと符号化処理を行わない無効ブロック
   とに区分する条件付き画素補充処理を行うマルチプロセ
   ッサ制御装置において、 入力データを１フレーム分記憶する入力メモリと、 前記入力データのフレーム間画像符号化処理を行うため
   に複数個並列に配設されたデジタル信号処理プロセッサ
   （ＤＳＰ）と、 該ＤＳＰに対応して設けられ、前記入力メモリから転送
   された該ＤＳＰの個数で均等に分割された入力データを
   一時記憶保持するＤＳＰ用ＴＡＢ前記各ＤＳＰにアドレ
   スなどの制御情報を出力するデータフローコントローラ
   と、 ＤＳＰ処理済データを格納する出力用メモリと、を含み
   、 前記データフローコントローラは前記各ＤＳＰの符号化
   処理残量を監視して自領域の処理を終了したＤＳＰに他
   のＤＳＰの未処理領域をブロック単位で割振るよう制御
   し、これにより各ＤＳＰの処理時間を平滑化して１フレ
   ーム処理時間を短縮可能に構成したことを特徴とするマ
   ルチプロセッサ制御装置。