JPS6146532A - マイクロプログラム制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプログラムで制御されるデータ処理
システムにおいて、複数のトラップレベルをセイブする
トラップ用セイブレジスタを使用し尽くした時に、該最
上位レベル内の新たなトラップ要求を処理する為のマイ
クロプログラム制御回路に関する。

最近のデータ処理システムの機能の高度化と。

大型化に伴って、該データ処理システムを構成するチャ
ネル制御装置に接続されるチャネル（ＣＩ）の数が多（
なる動向にある。

上記システムにおいて、例えばチャネル制御装置がマイ
クロプログラムで制御される場合には、複数の処理が同
時に動作できないので、該複数の処理にレベルを付け、
現在実行中のマイクロプログラムより高い要求レベルの
処理要求が発生すると、トラップを起こして優先的に処
理を行っている。

この場合、該高いレベルにトラップされたマイクロプロ
グラムで現在処理中のデータは、該トラップしたマイク
ロプログラムにより壊されるので、該トラップ時に現在
処理中のデータをセイブするレジスタを設け、該レジス
タにセイブすることにより、上記高い要求レベルの処理
を優先して処理するようにしている。

このようなチャネル制御装置において、上記のようにチ
ャネル（ＣＨ）の数が多くなると、処理要求レベルの数
が多くなり、そのレベルの数だけセイブレジスタを設け
ることはハードウェア量が膨大となり現実的でなくなる
問題がある。

一方、上記優先処理のできるトラップの数を増加させて
も、該優先順位に従って、低いレベルから高いレベルに
、順次要求トラップが発生しない限り、効果的な優先処
理は不可能である。

余り増加させないで、１つのトラップ内のサブレベル間
で競合できるようにすれば、該レベル内の高いトラップ
要求を待たせることな（、効率の良い優先処理ができる
ことが期待できる。

〔従来の技術〕

前述のように、要求トラップの数だけ処理レベルを設定
して、セイブレジスタを備えることは、ハードウェア量
が膨大となるので、通常は、トラップ条件〔例えば、上
記チャネル制御装置のチャネル（ＣＩ）の数に対応〕に
レベルイ」けを行い、同じレベル間ではトラップを抑止
するように制御される。

第３図は、マイクロプログラム制御のチャネル制御装置
において、従来方式のトラップ制御を説明する図であっ
て、（イ）はトラップ回路の詳細例を示した図、　（ロ
）は制御メモリ（Ｃ５）周りを示した図、　（ハ）は演
算回路を示した図である。

（イ）において、１１は優先回路、１２はトラップ要求
レジスタ（ＴＲＱＲ）、　１３はトラップカレントレジ
スタ（ＴＲＣＩｌｉ）、　１４は要求トラップとカレン
トトラップとの間の要求の高さを判定する比較器（ａ　
＞　ｂ）　＋１４はトラップ要求レジスタである。

今、複数個のトラップ要求ＴＲＯ，ＴＲ１，ＴＲ２，−
、ＴＲｎが優先回路１１に入力され、その時の最も高い
優先度のトラップ要求（ＴＲｉ）が選択されて、トラッ
プ要求レジスタ（ＴＲＱＲ）１２にセットされ、その出
力ａとトラップカレントレジスタ（ＴＲＣＲ）　１３に
蓄積されている、現在実行中のトラップｂが、比較器（
Ｂ＞ｂ）１４で比較され、若しａ＞ｂが成立すると、該
トラップ要求（ＴＲｉ）が新トラップ要求（マイクロプ
ログラムアドレス情報を含む）ＴＲｉとして、（ロ）で
示した制御メモリ（ＣＳ）アドレスレジスタ（ＣＳＡＲ
）２に入力される。

（ロ）において、１は上記トラップ回路（ＴＲＣ）　。

２は制御メモリ（Ｃ３）アドレスレジスタ　（以下、ｃ
ｓ八へと云う）、３は制御メモリ（ＣＳ）、　４　はＣ
ｓアドレス・セイプ・リンクであって、通常のジャンプ
＆リンク命令でも使用されるジャンプ及リンク機構であ
る。

今、トラップ回路（ＴＲＣ）　１において、上記新たな
トラップ要求ＴＲｉが生起されると、現在実行中のマイ
クロプログラムの次のアドレスがリンクアドレスとして
、ＣＳアドレス・セイブ・リンク４にセイブされ、上記
新たなトラップ要求に伴うマイクロプログラムアドレス
がＣ５ＡＲ２に設定され、該新たなトラップ要求の処理
が優先処理され、当該処理が終了すると、ＣＳアドレス
・セイブ・リンク４から、上記中断されていたマイクロ
プログラムのアドレスがリセイブされて、該中断処理が
続行される。

以下、新たなトラップ要求（ＴＲ４）がトラップ回路（
ＴＲＣ）　１から投入される毎に、同じ動作を繰り返す
ことになる。

又、新たなトラップ要求（ＴＲｉ）を処理中に、より高
いレベルのトラップ要求（ＴＲｊ　）が、上記トラップ
回路（ＴＲＣ）１から投入されると、所謂多重トラップ
の処理となるが、ＣＳアドレス・セイブ・リンク４に許
容されている多重度以上の多重トラップ要求は待ち合わ
せとなる。

上記制御メモリの多重トラップ機構に対応して設けられ
ている、当該マイクロプログラムによって制御される演
算回路の多重機構の１例を（ハ）に示している。

本図において、５１　、５２は入力レジスタ　（Ａ−レ
ジスタ、Ｂ−レジスタ）で、５１’、５２’　は上記多
重トラップが発生した時のセイブレジスタ　（Ａ−レジ
スタセイブ、Ｂ−レジスタセイブ）で、ある多重度のセ
イブを許容するように構成されている。６は加算器（八
〇ＤＲ）、　７１は出力レジスタ　（Ｃ−レジスタ）、
７１′はそのセイブレジスタ　（Ｃ−レジスタセイブ）
で多重度は、上記Ａ−レジスタセイブ等と同じである。

８は通常のワークレジスタ等に使用されるローカルスト
レージ（以下、ＬＳと云う）である。

該演算回路においても、（ロ）で説明した制御メモリの
場合と同じように、あるレベルのマイクロプログラムを
実行中に、新たなトラップ要求が投入されると、現在処
理中のデータは、それぞれ訃しジスタセイブ５１’、Ｂ
−レジスタセイブ５２’、Ｃ−レジスタセイブ７１゛　
にセイプされる。

そして、該新たなトラップ処理が終了すると、上記それ
ぞれのセイブレジスタから、元のレジスタ（八−レジス
タ、Ｂ−レジスタ、Ｃ−レジスタ）にリセイブされて、
当該中断された処理を続行するように機能する。

このように、従来方式においては、あるレベルのマイク
ロプログラムを実行中に、より高いレベルのトラップ要
求（ＴＲ４）が発生ずると、現在実行中のマイクロプロ
グラムを中断して、該トラップ要求を優先処理し、その
レベルの高い処理が終了すると、該中断されたレベルの
マイクロプログラムを続行するように機能し、当該処理
装置（例えば、チャネル制御装置）内に用意されている
セイブレジスタの多重度迄は、新たなトラップ要求を処
理できると云う特徴がある。

〔発明が解決しようとする問題点〕

然しながら、従来方式においては、処理レベルの数だけ
、セイブレジスタを設けると、ハードウェア量が膨大と
なるので、通常は２〜３段程度とするのが一般的であり
、このセイブレジスタの数を越えて新たなトラップが発
生しないように、トラップにレベル付けを行い、上記ト
ラップ回路（ＴＲＣ）の優先回路１１において、同じレ
ベルの間ではトランプが発生しないように制御される。

従って、セイブレジスタが空いていても、同じレベル内
の優先順位が低い処理が実行されている間は、同じレベ
ルの優先順位の高い処理が生起されても、上記現在実行
中の処理が終了する迄待たされることになり、高い処理
要求に対応できないと云う問題があった。

本発明は上記従来の欠点に鑑み、セイブレジスクの段数
を従来通りの２〜３段の侭で、該セイブレジスタが使用
し尽くされた時、その最上位レベル内の高い処理要求を
待たすことなく実行できる方法を提供することを目的と
するものである。

〔問題点を解決する為の手段〕

この目的は、複数のトラップ条件をレベル分けし、該複
数のトラップ条件が発生して、総てのレベルの上記トラ
ップ用セイブレジスタが使用し尽くされた時、該最上位
レベル内で新たな高い処理要求のトラップ条件が発生し
たことを検出する手段と、その時実行中のデータをロー
カルストレージにセイブする手段と、元のプログラムに
復帰する為に、上記ローカルストレージよりデータをリ
セイブする手段とを設け、該複数のレベルのトラップ用
セイブレジスタが使用し尽くされた時、該最上位レベル
内で新たな高い処理要求のトラップ条件が発生した時に
は、上記手段によって、その時処理中のデータを上記ロ
ーカルストレージにセイブして、該トランプ条件を待た
すことなく処理できる本発明のマイクロプログラム制御
回路によって達成できる。

〔作用〕

即ち、本発明によれば、セイブレジスタが総て使用し尽
くされた時点で、該最上位レベル内において、新たな蝉
先順位の高い処理要求が発生したことを検出するインク
ラブド回路を設け、該検出回路が新たなトラップ要求を
検出すると、現在実行中のマイクロプログラムを停止さ
せ、該中断された処理のデータを、一般にワークメモリ
とじて使用されているローカルストレージ（ＬＳ）の特
定領域にセイブした後、上記高いトラップ要求で起動さ
れるルーチンに移行させ、該処理が終了したら、上記ロ
ーカルストレージ（ＬＳ）から前の実行データをリセイ
ブするマイクロプログラムを起動し、該データがリセイ
ブされた後、中断された元のマイクロプログラムルーチ
ンに移行させるようにしたものであるので、上記最上位
レベルの処理を実行中に、該レベル内での、より高い優
先順位の処理要求が生起しても、該処理要求が待たされ
ることなく、効率良く多重割り込みが実行できる効果が
ある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は本発明を実施した時のトラップ動作をタイ
ムチャートで示した図である。

第１図において、第３図と同じ記号は同じ機能ブロック
を示し、９が本発明を実施するのに必要なインクラブド
回路で、その内部構成は第３図で説明したトラップ回路
（ＴＲＣ）■　と同じ構成であるが、本発明の主旨に適
合させるべく、当該装置の最高レベルのトラップ要求に
対して、前記セイブレジスタが使用し尽くされたと云う
条件の基で、該最上位レベル内での優先順位の高いトラ
ップ要求を検出し、特定のマイクロ命令「ブランチ＆リ
ンクＪ　（ＢＡＬ）の先頭アドレスを生成して出力する
機能を有する。

本発明を実施した場合についても、異なるレベル間のト
ラップ処理については、第３図で説明した従来方式と同
じであり、第２図のタイムチャート　（ここでは、レベ
ル０からレベル３迄のトラップ要求が示されている）で
示されているように、より高いレベルのトラップ要求が
順次優先処理されるので、ここでは本発明のポイントで
ある、同じレベル内で高い処理要求が入ってきた時のト
ラップ処理を中心にして、第２図のタイムチャートを参
照しながら説明する。

先ず、上記インクラブド回路９において、最高のレベル
（例えば、レベル３）のマイクロプログラムを実行中に
、当該レベル内において、優先順位の高い新たなトラッ
プ要求が生起すると、特定のマイクロ命令「ブランチ＆
リンクＪ　（ＢＡＬ）の先頭アドレスを生成し、Ｃ３Ａ
Ｒ２に設定されるので、現在実行中のマイクロプログラ
ムが中断され、今処理中のデータをローカルストレージ
（ＬＳ）　８にセイブするマイクロプログラムルーチン
が起動される。　（第２図の■参照） 該ルーチンにおいて、関連データが総てローカルストレ
ージ（ＬＳ）　８にセイプされると、再び上記［ブラン
チ＆リンクＪ　（ＢＡＬ）命令によって、上記新たなト
ラップ要求によって起動されるマイクロプログラムルー
チンに分岐するように動作しく第２図の■参照）、該ト
ラップの処理ルーチンの実行が終了すると、上記ローカ
ルストレージ（ＬＳ）　８より、前の実行データをリセ
イブするマイクロプログラムルーチンが、上記ジャンプ
ルリンク機構４により起動され（第２図の■参照）、当
該実行データがリセイブされると、元のマイクロプログ
ラムルーチンに移行する（第２図の■参照）ように機能
する。

このようにして、本発明を実行することにより、当該装
置において、最上位レベル（レベル３）のマイクロプロ
グラムを処理中に新たに、該レベル３内において、より
高い優先順位のトラップ要求が生起しても、該トラップ
要求は待たされることなく、割り込み処理に入ることが
できる。

然しも、この場合のセイブ領域は、当該装置が通常のワ
ークメモリとして使用しているローカルストレージ（Ｌ
Ｓ）　８を利用する為、新たなハードウェアの追加も必
要ではす（、該ローカルストレージ（ＬＳ）　８の容量
を若干大きくするだけで事足りると云う特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のマイクロプログ
ラム制御回路は、多重トラップを許容するセイブレジス
タが総て使用し尽くされた時点で、該最上位のレベル内
において、新たな優先順位の高い処理要求が発生したこ
とを検出するインクラブド回路を設け、該検出回路が新
たなトラップ要求を検出すると、現在実行中のマイクロ
プログラムを停止させ、該中断された処理のデータを、
一般にワークメモリと〔で使用されているローカルスト
レージ（ＬＳ）の特定領域にセイブした後、上記高いト
ラップ要求で起動されるルーチンに移行させ、該処理が
終了したら、上記ローカルストレージ（ＬＳ）から前の
実行データをリセイブするマイクロプログラムを起動し
、該データがリセイブされた後、中断された元のマイク
ロプログラムルーチンに移行させるようにしたものであ
るので、上記最上位レベルの処理を実行中に、該レベル
内で、より高い優先順位のトラップ要求が生起しても、
該トラップ要求が待たされることなく、効率良く多重ト
ラップが実行できる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例をブロック図で示した図。 第２図は本発明を実施した時のトラップ動作をタイムチ
ャートで示した図。 第３図は従来方式の多重トラップ回路をブロック図で示
した図、である。 図面において、 １はトラップ回路（ＴＲＣ）　、　１１は優先回路。 １２はトラップ要求レジスタ（ＴＲＱＲ）　。 １３はトラップカレントレジスタ（ＴＲＣＲ）　。 １４は比較器（ａ　＞　ｂ）　。 １５はトラップ要求レジスタ。 ２は制御メモリ（Ｃ３）アドレスレジスタ（Ｃ３ＡＲ）
　。 ３は制御メモリ（Ｃ３）。 ４はＣＳアドレス・セイブ・リンク。 ５１．５２は＾−レジスタ、Ｂ−レジスタ。 ６は加算器（ＡＤＤＲ）、　　　７１はＣ−レジスタ。 ８はローカルストレージ（ＬＳ）。 ９はインクラブド回路。 ＴＲＯ，ＴＲ１，ＴＲ２，−−−はトラップ要求。 ■〜■は「ブランチルリンク」命令処理。 をそれぞれ示す。 茶　１　　囮 （イ） ｓ４　１　目 （Ｐ） マう７０ア［７７ラム 峯　２　司 Ｙ　３　母　（イ）

Claims (1)

【特許請求の範囲】
1. マイクロプログラムで制御されるデータ処理システムで
   あって、複数のトラップレベルをセイブするトラップ用
   セイブレジスタを備え、トラップ条件の数が、該複数の
   トラップレベルに対応した上記トラップ用セイブレジス
   タの数より多いデータ処理システムにおいて、該複数の
   トラップ条件をレベル分けし、該複数のトラップ条件が
   発生して、総てのレベルの上記トラップ用セイブレジス
   タが使用し尽くされた時、該最上位レベル内で新たな高
   い処理要求のトラップ条件が発生したことを検出する手
   段と、その時実行中のデータをローカルストレージにセ
   イブする手段と、元のプログラムに復帰する為に、上記
   ローカルストレージよりデータをリセイブする手段とを
   設け、該複数のレベルのトラップ用セイブレジスタが使
   用し尽くされた時、該最上位レベル内で新たな高い処理
   要求のトラップ条件が発生した時には、上記手段によっ
   て、その時実行中のデータを上記ローカルストレージに
   セイブして、該トラップ条件を待たすことなく処理でき
   るようにしたことを特徴とするマイクロプログラム制御
   回路。