JPS6041138A - 割込み制御装置 - Google Patents
割込み制御装置Info
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- JPS6041138A JPS6041138A JP14804083A JP14804083A JPS6041138A JP S6041138 A JPS6041138 A JP S6041138A JP 14804083 A JP14804083 A JP 14804083A JP 14804083 A JP14804083 A JP 14804083A JP S6041138 A JPS6041138 A JP S6041138A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4818—Priority circuits therefor
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、データ処理装置における割込み制御装置に関
し、特に、最高優先の割込み要求から順に割込み処理す
るデータ処理装置に対する割込みを決定する制御方式に
関する。
し、特に、最高優先の割込み要求から順に割込み処理す
るデータ処理装置に対する割込みを決定する制御方式に
関する。
従来技術
複数の実行プロセスレベルを有し、最高優先割込みレベ
ルに対応した処理を順次実行するデータ処理装置への割
込み制御は、従来、以下に示す手順で行なっている。
ルに対応した処理を順次実行するデータ処理装置への割
込み制御は、従来、以下に示す手順で行なっている。
先ず、複数のポートから入力した複数の割込みレベル信
号をそれぞれデコードし、デコードしたレベル信号をレ
ベルごとに集め優先順位回路を通して最高優先レベルを
決定する。次に、最高優先レベルに対応する割込みレベ
ルのポートを選択する。該ポートが複数個あるときは、
選択したポートをさらに優先順位回路を通して最高優先
ボートを決定する。次に、上記最高優先ポートに対応す
る割込みアドレス情報を選択する。そして、前記最高優
先レベルと現在実行レベルとを比較して、割込みレベル
の方が高いとき上位処理装置に割込む。
号をそれぞれデコードし、デコードしたレベル信号をレ
ベルごとに集め優先順位回路を通して最高優先レベルを
決定する。次に、最高優先レベルに対応する割込みレベ
ルのポートを選択する。該ポートが複数個あるときは、
選択したポートをさらに優先順位回路を通して最高優先
ボートを決定する。次に、上記最高優先ポートに対応す
る割込みアドレス情報を選択する。そして、前記最高優
先レベルと現在実行レベルとを比較して、割込みレベル
の方が高いとき上位処理装置に割込む。
上述の手順を実行する従来の割込み制御装置は、制御が
複雑であり、ハードウェア量が大きくなるという欠点が
ある。
複雑であり、ハードウェア量が大きくなるという欠点が
ある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、処理手順
が簡単でハードウェア量の小さい割込み制御装置を提供
することにある。
が簡単でハードウェア量の小さい割込み制御装置を提供
することにある。
発明の構成
本発明の割込み制御装置は、複数の割込み要求に対して
割込みレベル信号および割込みアドレス信号を入力し、
最高優先順位から順に割込み処理するデータ処理装置に
対する割込み要求を制御する割込み制御装置において、
現在実行中のプロセスレベルを保持する現在処理レベル
レジスタと、複数のポートから入力した割込みレベル信
号をそれぞれ前記現在処理レベルレジスタの出力と比較
して現在処理レベルより高い優先順位を有する割込みレ
ベル信号に対して割込み有効信号を出力する複数のレベ
ル比較器と、該複数のレベル比較器の出力を入力して前
記割込み有効信号を出力しているレベル比較器のうちか
ら任意の１つを選択し対応するボート番号を出力するボ
ート指定回路と、該ポート指定回路の出力によって対応
するポートに入力した割込みレベル信号を選択出力する
レベル信号選択回路と、前記ポート指定回路の出力によ
って対応するポートに入力した前記割込みアドレス情報
を選択出力する割込みアドレス情報選択回路と、前記割
込み有効信号が少なくとも１つあることを検出すると割
込み信号を発生する手段とを備えて、現在実行中のプロ
セスレベルより高レベルの割込みが発生したポートのう
ち任意の１つを選択して該ポートに入力した割込みレベ
ル信号と割込みアドレス情報によって前記データ処理装
置に割込むことを特徴とする。
割込みレベル信号および割込みアドレス信号を入力し、
最高優先順位から順に割込み処理するデータ処理装置に
対する割込み要求を制御する割込み制御装置において、
現在実行中のプロセスレベルを保持する現在処理レベル
レジスタと、複数のポートから入力した割込みレベル信
号をそれぞれ前記現在処理レベルレジスタの出力と比較
して現在処理レベルより高い優先順位を有する割込みレ
ベル信号に対して割込み有効信号を出力する複数のレベ
ル比較器と、該複数のレベル比較器の出力を入力して前
記割込み有効信号を出力しているレベル比較器のうちか
ら任意の１つを選択し対応するボート番号を出力するボ
ート指定回路と、該ポート指定回路の出力によって対応
するポートに入力した割込みレベル信号を選択出力する
レベル信号選択回路と、前記ポート指定回路の出力によ
って対応するポートに入力した前記割込みアドレス情報
を選択出力する割込みアドレス情報選択回路と、前記割
込み有効信号が少なくとも１つあることを検出すると割
込み信号を発生する手段とを備えて、現在実行中のプロ
セスレベルより高レベルの割込みが発生したポートのう
ち任意の１つを選択して該ポートに入力した割込みレベ
ル信号と割込みアドレス情報によって前記データ処理装
置に割込むことを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明が適用されるデータ処理装置の一例を
示すブロック図である。すなわち、処理１１ｔ２は、レ
ベルＯ〜７の実行プロセスレベルを持った処理装置であ
る。入出力チャネル装置３〜８は、図示されない各種の
周辺装置を接続して、主記憶装置９とのデータ転送を制
御する。主記憶装置９は、処理すべきプログラムやデー
タを記憶させるためのメモリである。システム制御装置
ｌは、処理装置２と入出力チャネル装置３〜８からの主
記憶装置９へのアクセス制御を行なうと共に、入出力チ
ャネル装置３〜８からの割込み信号（割込みレベル信号
と割込みアドレス情報とを含む）を受信して処理装置２
へ割込ませるための本発明の割込み制御装置を含んでい
る。上記割込み信号は、例えば３ビツトでコード化され
た割込みレベル信号と、８ビツトの割込みアドレス情報
とを含んでいる。割込みレベルは、割込み事象対応に、
予め固定的に定められたレベルであって、周辺装置の転
送速度や処理要求の種類によって決まる。割込みアドレ
スは、システムのイニシャリゼーション時に処理装置２
からプログラムにより各人出力チャネル装置３〜８に設
定されるもので、割込み事象対応に異った値が設定され
る。割込みアドレス情報は、処理装置２でのプロセス移
行制御時に、割込みベクタのベースアドレスに加算され
て割込み事象に対応した割込みベクタを得るために使用
される。割込みベクタは、命令カウンタＩＣ，プロセス
制御レジスタＰＳＲ，ページベースレジスタＰＴＢＲ等
から構成され、割込み処理プログラムの開始アドレスと
モード類を規定している。
示すブロック図である。すなわち、処理１１ｔ２は、レ
ベルＯ〜７の実行プロセスレベルを持った処理装置であ
る。入出力チャネル装置３〜８は、図示されない各種の
周辺装置を接続して、主記憶装置９とのデータ転送を制
御する。主記憶装置９は、処理すべきプログラムやデー
タを記憶させるためのメモリである。システム制御装置
ｌは、処理装置２と入出力チャネル装置３〜８からの主
記憶装置９へのアクセス制御を行なうと共に、入出力チ
ャネル装置３〜８からの割込み信号（割込みレベル信号
と割込みアドレス情報とを含む）を受信して処理装置２
へ割込ませるための本発明の割込み制御装置を含んでい
る。上記割込み信号は、例えば３ビツトでコード化され
た割込みレベル信号と、８ビツトの割込みアドレス情報
とを含んでいる。割込みレベルは、割込み事象対応に、
予め固定的に定められたレベルであって、周辺装置の転
送速度や処理要求の種類によって決まる。割込みアドレ
スは、システムのイニシャリゼーション時に処理装置２
からプログラムにより各人出力チャネル装置３〜８に設
定されるもので、割込み事象対応に異った値が設定され
る。割込みアドレス情報は、処理装置２でのプロセス移
行制御時に、割込みベクタのベースアドレスに加算され
て割込み事象に対応した割込みベクタを得るために使用
される。割込みベクタは、命令カウンタＩＣ，プロセス
制御レジスタＰＳＲ，ページベースレジスタＰＴＢＲ等
から構成され、割込み処理プログラムの開始アドレスと
モード類を規定している。
第２図は、本発明の一実施例を示す回路図であり、水割
込み制御装置は、前記システム制御装置１に内臓して使
用される。システム制御装置ｌのポートＡ−Ｇから入力
した割込みレベル信号ＬＡ〜ＬＧおよび割込みアドレス
情報ＡＡ−ＡＧは、それぞれレベル信号選択回路１１１
および割込みアドレス情報選択回路１１２に入力させ、
また、レベル比較回路１０２〜１０８において、後述す
る現在処理レベルレジスタ１１０の出力する現在実行中
のプロセスレベルと比較される。割込みレベルは、レベ
ル０が一番優先順位が高く、レベル７が最低順位と定義
されているものとする。
込み制御装置は、前記システム制御装置１に内臓して使
用される。システム制御装置ｌのポートＡ−Ｇから入力
した割込みレベル信号ＬＡ〜ＬＧおよび割込みアドレス
情報ＡＡ−ＡＧは、それぞれレベル信号選択回路１１１
および割込みアドレス情報選択回路１１２に入力させ、
また、レベル比較回路１０２〜１０８において、後述す
る現在処理レベルレジスタ１１０の出力する現在実行中
のプロセスレベルと比較される。割込みレベルは、レベ
ル０が一番優先順位が高く、レベル７が最低順位と定義
されているものとする。
現在処理レベルレジスタ１１０は、イニシャライズ信号
によって最低優先順位のレベル７１こ初期設定され、図
示されない処理装置から与えられる割込み受付信号によ
って、次に割込むべき新しし１高位のレベルがセットさ
れる。また、処理装置力）らの処理プロセスのリリース
信号によって、レベル７にリセットされる。処理プロセ
スのリリース信号は、割込み処理プログラムの最後にプ
ロゲラ−によって発行されるものであり、当該割込み処
理プログラムの完了を意味する。
によって最低優先順位のレベル７１こ初期設定され、図
示されない処理装置から与えられる割込み受付信号によ
って、次に割込むべき新しし１高位のレベルがセットさ
れる。また、処理装置力）らの処理プロセスのリリース
信号によって、レベル７にリセットされる。処理プロセ
スのリリース信号は、割込み処理プログラムの最後にプ
ロゲラ−によって発行されるものであり、当該割込み処
理プログラムの完了を意味する。
現在処理レベルレジスタ１１０の出力はレベル比較器１
０１〜１０８の一方の入力に接続し、比較回路１０２〜
１０８においては、前述のようにそれぞれ各ポートから
の割込みレベル信号ＬＡ〜ＬＧと現在処理レベルレジス
タ１１０の出力のレベルを比較し、割込みレベル信号の
レベルの方が高いときは、割込み有効信号を発生してポ
ート指定回路１０９に入力させる。レベル比較器１０１
は、現在処理レベルレジスタ１１０の出力と後述するオ
ールドレジスタエンコード回路１１６の出力とを比較し
て、オールドレジスタエンコード回路１１６の出力の方
が高レベルのとき割込み有効信号を出力するオールドレ
ベル比較器である。
０１〜１０８の一方の入力に接続し、比較回路１０２〜
１０８においては、前述のようにそれぞれ各ポートから
の割込みレベル信号ＬＡ〜ＬＧと現在処理レベルレジス
タ１１０の出力のレベルを比較し、割込みレベル信号の
レベルの方が高いときは、割込み有効信号を発生してポ
ート指定回路１０９に入力させる。レベル比較器１０１
は、現在処理レベルレジスタ１１０の出力と後述するオ
ールドレジスタエンコード回路１１６の出力とを比較し
て、オールドレジスタエンコード回路１１６の出力の方
が高レベルのとき割込み有効信号を出力するオールドレ
ベル比較器である。
また、レベル信号選択回路１１１は、後述するように、
ポーｉ・指定回路１０９の出力によって次に処理される
べきレベル信号５０３を出力して現在処理レベルレジス
タ１１０に入力させると共にセット用デコーダ回路１１
３にも供給し、セット用デコーダ回路１１３は、処理装
置からの割込み受付は信号によって、該信号をデコード
してオールドレベルレジスタ１１５の対応するビットを
°゛１“にセットする。そして、現在処理レベルがリリ
ースされるとき、現在処理レベルレジスタ１１０の出力
がリセット用デコーダ回路１１４によってデコードされ
、オールドレベルレジスタ１１５の対応するビットが°
゛０゛′にリセットされる。オールドレベルレジスタ１
１５は、レベルＯ〜７に対応させた８ビツト構成のレジ
スタであり、イニシャライズでレベル７に対応するビッ
トが°１°”に、レベルＯ〜６に対応するヒツトが”
ｏ ”に初期設定Ｓれている。このオールドレベルレジ
スタ１１５は、現在処理中のレベルおよび後述する新た
な高位の割込みによって保留されてしまったプロセスレ
ベルに対応するヒツトを１″にセットしておいて、保留
されたプロセスの再開の制御に使用されるレジスタであ
る。オールドレジスタエンコード回路１１６は、オール
ドレベルレジスタ１１５に保留されている割込みレベル
のうちの最高位のレベルに対応する（コード化された）
割込みレベル信号を出方して前記比較回路１０．工の一
方の入力に入力させる。すなわち、保留されているプロ
セスレベルの最高位に対応する割込みレベル信号がオー
ルドレベル比較器１０１において現在処理中のレベルと
比較される。
ポーｉ・指定回路１０９の出力によって次に処理される
べきレベル信号５０３を出力して現在処理レベルレジス
タ１１０に入力させると共にセット用デコーダ回路１１
３にも供給し、セット用デコーダ回路１１３は、処理装
置からの割込み受付は信号によって、該信号をデコード
してオールドレベルレジスタ１１５の対応するビットを
°゛１“にセットする。そして、現在処理レベルがリリ
ースされるとき、現在処理レベルレジスタ１１０の出力
がリセット用デコーダ回路１１４によってデコードされ
、オールドレベルレジスタ１１５の対応するビットが°
゛０゛′にリセットされる。オールドレベルレジスタ１
１５は、レベルＯ〜７に対応させた８ビツト構成のレジ
スタであり、イニシャライズでレベル７に対応するビッ
トが°１°”に、レベルＯ〜６に対応するヒツトが”
ｏ ”に初期設定Ｓれている。このオールドレベルレジ
スタ１１５は、現在処理中のレベルおよび後述する新た
な高位の割込みによって保留されてしまったプロセスレ
ベルに対応するヒツトを１″にセットしておいて、保留
されたプロセスの再開の制御に使用されるレジスタであ
る。オールドレジスタエンコード回路１１６は、オール
ドレベルレジスタ１１５に保留されている割込みレベル
のうちの最高位のレベルに対応する（コード化された）
割込みレベル信号を出方して前記比較回路１０．工の一
方の入力に入力させる。すなわち、保留されているプロ
セスレベルの最高位に対応する割込みレベル信号がオー
ルドレベル比較器１０１において現在処理中のレベルと
比較される。
レベル比較器１０１〜１０８の出力する割込み有効信号
は、それぞれポート指定回路１０９の特定の１つのポー
トｏおよびポー）Ａ−Ｇに入力させる。ポート指定回路
、１０９は、ポート０を最高位に、以下ポートＡ〜Ｇの
順にレベル付けしている。従ってポート指定回路１０９
の出力５０１は、最高位のポート番号（オールドレベル
はコード“ｏ”ポー＋・Ｇはコード゛７″）を示す信号
となる。この信号によって１ レベル信号選択回路１１
１８よび割込みアドレス情報選択回路１１２の選択動作
が制御され、レベル信号選択回路１１１は、指定された
ポート番号に対応する割込みレベル信号を選択出力し、
割込みアドレス情報選択回路１１２は、指定されたボー
ト番号に対応するアドレス情報を選択出力する。また、
ポート指定回路１０９は、レベル比較器１０１−１０８
の出力する割込み有効信号の論理和によって割込み４８
号５０２を発生して処理装Ｍ２へ送る。処理装置２が、
割込み信号５０２を受信し、割込み受４＝ｊ信号が現在
処理レベルレジスタ１１０に与えられるとレベル選択回
路１１１の出力５０３が現在処理レベルレジスタ１１０
にセットされ、該レジスタの出力および前記アドレス情
報選択回路１１２の出力するアドレス情報５０４が処理
装置２へ送出される。これにより処理装置２は上記情報
をレベル別のレジスタに一旦格納したのち、割込み処理
を行なう。
は、それぞれポート指定回路１０９の特定の１つのポー
トｏおよびポー）Ａ−Ｇに入力させる。ポート指定回路
、１０９は、ポート０を最高位に、以下ポートＡ〜Ｇの
順にレベル付けしている。従ってポート指定回路１０９
の出力５０１は、最高位のポート番号（オールドレベル
はコード“ｏ”ポー＋・Ｇはコード゛７″）を示す信号
となる。この信号によって１ レベル信号選択回路１１
１８よび割込みアドレス情報選択回路１１２の選択動作
が制御され、レベル信号選択回路１１１は、指定された
ポート番号に対応する割込みレベル信号を選択出力し、
割込みアドレス情報選択回路１１２は、指定されたボー
ト番号に対応するアドレス情報を選択出力する。また、
ポート指定回路１０９は、レベル比較器１０１−１０８
の出力する割込み有効信号の論理和によって割込み４８
号５０２を発生して処理装Ｍ２へ送る。処理装置２が、
割込み信号５０２を受信し、割込み受４＝ｊ信号が現在
処理レベルレジスタ１１０に与えられるとレベル選択回
路１１１の出力５０３が現在処理レベルレジスタ１１０
にセットされ、該レジスタの出力および前記アドレス情
報選択回路１１２の出力するアドレス情報５０４が処理
装置２へ送出される。これにより処理装置２は上記情報
をレベル別のレジスタに一旦格納したのち、割込み処理
を行なう。
一方、前記割込み受付信号により、レベル選択回路１１
１の出力がセット用デコーダ回路１１３でデコートサれ
、オールドレベルレジスタ１１５の対応するビットが”
１”にセットされる。このビットは、当該割込み処理の
完了時に、処理装置２からのリリース信号によって、リ
セット用デコーダ回路１１４を介してリセットされる。
１の出力がセット用デコーダ回路１１３でデコートサれ
、オールドレベルレジスタ１１５の対応するビットが”
１”にセットされる。このビットは、当該割込み処理の
完了時に、処理装置２からのリリース信号によって、リ
セット用デコーダ回路１１４を介してリセットされる。
しかし、後述するように、高位割込みレベルの発生によ
って、当該割込み処理が保留されたときは、当該割込み
レベルは、オールドレベルレジスタ１１５に保持されて
いて、高位割込みの完了後に割込み処理されることにな
る。
って、当該割込み処理が保留されたときは、当該割込み
レベルは、オールドレベルレジスタ１１５に保持されて
いて、高位割込みの完了後に割込み処理されることにな
る。
次に、本実施例の動作について説明する。今、例えば、
第１図の入出力チャネル装置７がら優先レベル４の割込
みが発生し、入出力チャネル装置６から優先レベル３の
割込みが発生したものとする。入出力チャネル装置７か
らの割込みレベル信号ＬＢおよび割込みアドレス情報Ａ
Ｂは、システム制御回路１のポートＢに人力され、割込
みレベル信号ＬＢは、第２図のレベル比較器１０３によ
って現在処理レベルレジスタ１１０の出力と比較される
。今、現在処理レベルレジスタ１１０の出力は、レベル
７であるから、レベル比較器１０３は１割込み有効信号
を発生して、ポート指定回路１０９のポートＢに入力さ
せる。同様にレベル比較器１０４も割込み有効信号を発
生してポート指定回路１０９のポートｃに入力させる。
第１図の入出力チャネル装置７がら優先レベル４の割込
みが発生し、入出力チャネル装置６から優先レベル３の
割込みが発生したものとする。入出力チャネル装置７か
らの割込みレベル信号ＬＢおよび割込みアドレス情報Ａ
Ｂは、システム制御回路１のポートＢに人力され、割込
みレベル信号ＬＢは、第２図のレベル比較器１０３によ
って現在処理レベルレジスタ１１０の出力と比較される
。今、現在処理レベルレジスタ１１０の出力は、レベル
７であるから、レベル比較器１０３は１割込み有効信号
を発生して、ポート指定回路１０９のポートＢに入力さ
せる。同様にレベル比較器１０４も割込み有効信号を発
生してポート指定回路１０９のポートｃに入力させる。
しかし、ポート指定回路１０９は、ポートＢの入力を優
先選択し、ポート番号２をポート指定信号５０１として
出力する。これにより、レベル信号選択回路１１１およ
び割込みアドレス情報選択回路１１２は、それぞれ前記
割込みレベル信号ＬＢ（レベル４）および割込みアドレ
ス情報ＡＢｔ−選択出力する。同時に、割込み有効信号
の論理和信号が処理装置２への割込み信号５０２として
出力される。
先選択し、ポート番号２をポート指定信号５０１として
出力する。これにより、レベル信号選択回路１１１およ
び割込みアドレス情報選択回路１１２は、それぞれ前記
割込みレベル信号ＬＢ（レベル４）および割込みアドレ
ス情報ＡＢｔ−選択出力する。同時に、割込み有効信号
の論理和信号が処理装置２への割込み信号５０２として
出力される。
処理装置２からの割込み受付信号が現在処理レベルレジ
スタ１１０に与えられると、レベル信号選択回路１１１
の出力５０３が現在処理レベルレジスタ１１０にセット
クれ、現在処理レベルレジスタ１１０（７）出力（レベ
ル４）および割込みアドレス情報選択回路１１２の出力
（割込みアドレス情報ＡＢ）が処理装置２に送出され、
処理装置２は、数刻込みアドレス情報ＡＢをレベル４の
レジスタにセットして、割込み処理を開始しようとする
。
スタ１１０に与えられると、レベル信号選択回路１１１
の出力５０３が現在処理レベルレジスタ１１０にセット
クれ、現在処理レベルレジスタ１１０（７）出力（レベ
ル４）および割込みアドレス情報選択回路１１２の出力
（割込みアドレス情報ＡＢ）が処理装置２に送出され、
処理装置２は、数刻込みアドレス情報ＡＢをレベル４の
レジスタにセットして、割込み処理を開始しようとする
。
一方、前記割込み受付信号によって、セット用デコーダ
回路１１３がレベル信号選択回路１１１の出力５０３（
レベル４）をデコードしてオールドレベルレジスタ１１
５のレベル４に対応スるビットを“１′”とする。オー
ルドレジスタエンコード回路１１６は、オールドレベル
レジスタ１１５の最高レベル（今、レベル４である）に
対応する割込みレベル信号を出力する。該信号は、オー
ルドレベル比較器１０１において現在処理レベルレジス
タ１１０の出力（レベル４）と比較される。
回路１１３がレベル信号選択回路１１１の出力５０３（
レベル４）をデコードしてオールドレベルレジスタ１１
５のレベル４に対応スるビットを“１′”とする。オー
ルドレジスタエンコード回路１１６は、オールドレベル
レジスタ１１５の最高レベル（今、レベル４である）に
対応する割込みレベル信号を出力する。該信号は、オー
ルドレベル比較器１０１において現在処理レベルレジス
タ１１０の出力（レベル４）と比較される。
オールドレベル比較器１０１の両人力は同レベルである
から、レベル比較器１０１の出力は０″である。また、
レベル比較器１０３には、現在処理レベルレジスフ１１
０の出力（レベル４）が入力し、レベル比較器１０３の
出力も“０”となる。レベル比較器１０４は、現在処理
レベルレジスタ１１０の出力（レベル４）と前記割込み
レベル信号ＬＣ（レベル３）とを比較することにより、
” ｉ ”を出力している。従って、ポート指定回路１
０９は、今やレベル比較器１０４の出力を優先選択する
ようになる。そして、ポートＣに対応するポート番号３
をポート指定信号５０１として出力し、また、割込み有
効信号の論理和信号によって再び割込み信号５０２を発
生する。処理装置２からの割込み受付信号により現在処
理レベルレジスタ１１０にレベル３がセットされて処理
装置２に送出され、処理装置２は、割込みアドレス情報
選択回路１１２の出力する割込みアドレス情報ＡＣによ
って割込み処理を開始する。従って、先に発生した割込
みレベル４の割込み処理は、−詩保留され後回しとされ
る。
から、レベル比較器１０１の出力は０″である。また、
レベル比較器１０３には、現在処理レベルレジスフ１１
０の出力（レベル４）が入力し、レベル比較器１０３の
出力も“０”となる。レベル比較器１０４は、現在処理
レベルレジスタ１１０の出力（レベル４）と前記割込み
レベル信号ＬＣ（レベル３）とを比較することにより、
” ｉ ”を出力している。従って、ポート指定回路１
０９は、今やレベル比較器１０４の出力を優先選択する
ようになる。そして、ポートＣに対応するポート番号３
をポート指定信号５０１として出力し、また、割込み有
効信号の論理和信号によって再び割込み信号５０２を発
生する。処理装置２からの割込み受付信号により現在処
理レベルレジスタ１１０にレベル３がセットされて処理
装置２に送出され、処理装置２は、割込みアドレス情報
選択回路１１２の出力する割込みアドレス情報ＡＣによ
って割込み処理を開始する。従って、先に発生した割込
みレベル４の割込み処理は、−詩保留され後回しとされ
る。
上記割込みレベル３の割込み処理が完了すると、処理装
置２からのリリース信号によって現在処理レベルレジス
タ１１０がレベル７にリセットされる。一方、オールド
レベルレジスタ１１５のレベル３に対応するビットもリ
セット用デコーダ回路１１４を介して０°”にリセット
される。従って１、今やオールドレベルレジスタ１１５
は、レベル４に対応するピッｉ・のみが“ｌ ”である
。そして、オールドレジスタエンコード回路１１６の出
力は、レベル４を示す割込みレベル信号を出力している
。このため、オールドレベル比較器１０１はレベル７と
レベル４の比較によって割込み有効信号を発生してポー
ト指定回路１０９のポーｈｏに入力させる。レベル比較
器１０３も割込み有効信号をポートＢに入力させている
が、ポート指定回路１０９は、ポートＯを選択してポー
ト番号Ｏをポート指定信号５０１として出力し、同時に
割込み有効信号の論理和信号によって割込み信号５０２
を処理装置２に送出する。レベル信号選択回路１１１に
は、オールドレジスタエンコード回路１１６の出力する
割込みレベル信号も入力されていて、該割込みレベル信
号がポート指定信号５０１によって選択され、現在処理
レベルレジスタ１１０を介して処理装置２へ送出される
。また 割込みアドレス情報選択回路１１２には、保留
中の割込み要求に対する割込みであることを示す特定の
符号ＡＯも入力されていて、該符号ＡＯが前記信号ポー
ト指定信号５０１によって選択出力される。処理装置２
は、上記割込みレベル信号および特定の符号ＡＯによっ
て、この割込み要求が前に格納したアドレス情報に対す
るものであること知り、保留中の割込み処理を再開する
。該割込み処理中に高レベルの割込みが発生すれば、前
記同様に再び処理が保留され、高レベルの割込み処理が
優先処理されることは勿論である。
置２からのリリース信号によって現在処理レベルレジス
タ１１０がレベル７にリセットされる。一方、オールド
レベルレジスタ１１５のレベル３に対応するビットもリ
セット用デコーダ回路１１４を介して０°”にリセット
される。従って１、今やオールドレベルレジスタ１１５
は、レベル４に対応するピッｉ・のみが“ｌ ”である
。そして、オールドレジスタエンコード回路１１６の出
力は、レベル４を示す割込みレベル信号を出力している
。このため、オールドレベル比較器１０１はレベル７と
レベル４の比較によって割込み有効信号を発生してポー
ト指定回路１０９のポーｈｏに入力させる。レベル比較
器１０３も割込み有効信号をポートＢに入力させている
が、ポート指定回路１０９は、ポートＯを選択してポー
ト番号Ｏをポート指定信号５０１として出力し、同時に
割込み有効信号の論理和信号によって割込み信号５０２
を処理装置２に送出する。レベル信号選択回路１１１に
は、オールドレジスタエンコード回路１１６の出力する
割込みレベル信号も入力されていて、該割込みレベル信
号がポート指定信号５０１によって選択され、現在処理
レベルレジスタ１１０を介して処理装置２へ送出される
。また 割込みアドレス情報選択回路１１２には、保留
中の割込み要求に対する割込みであることを示す特定の
符号ＡＯも入力されていて、該符号ＡＯが前記信号ポー
ト指定信号５０１によって選択出力される。処理装置２
は、上記割込みレベル信号および特定の符号ＡＯによっ
て、この割込み要求が前に格納したアドレス情報に対す
るものであること知り、保留中の割込み処理を再開する
。該割込み処理中に高レベルの割込みが発生すれば、前
記同様に再び処理が保留され、高レベルの割込み処理が
優先処理されることは勿論である。
処理装Ｍ２の構成如何によっては、前記オールドレベル
レジスタ１１５．オールドレジスタエンコード回路１１
６およびオールドレベル比較回路１０１等は不要である
。従って、これらは、本発明の必須の構成要件ではない
。しかし、これらを設けることにより、処理装置の動作
を上述のように簡易にすることができる。
レジスタ１１５．オールドレジスタエンコード回路１１
６およびオールドレベル比較回路１０１等は不要である
。従って、これらは、本発明の必須の構成要件ではない
。しかし、これらを設けることにより、処理装置の動作
を上述のように簡易にすることができる。
発明の効果
以」二のように、本発明においては、現在処理中のプロ
セスレベルと割込みレベル信号との比較をとった後に、
現在処理レベルより高レベルの割込み要求の発生してい
るポートのうちから、任意の１つを選択し、該ポートに
対応する割込みレベル信号および割込みアドレス情報に
よってデータ処理装置に割込むように構成したから、割
込み制御装置のハードウェア量を減少し、安価に割込み
制御が実現できるという効果がある。
セスレベルと割込みレベル信号との比較をとった後に、
現在処理レベルより高レベルの割込み要求の発生してい
るポートのうちから、任意の１つを選択し、該ポートに
対応する割込みレベル信号および割込みアドレス情報に
よってデータ処理装置に割込むように構成したから、割
込み制御装置のハードウェア量を減少し、安価に割込み
制御が実現できるという効果がある。
第１図は本発明が適用されるデータ処理装置の一例を示
すブロック図、第２図ば本発明の一実施例を示す回路図
である。 図において、１ニジステム制御装置、２：処理装置、３
〜８：入出力チャネル装置、９：主記憶装置、１０１：
オールドレベル比較器、１０２〜１０８ニレベル比較器
、１０９：ポート指定回路、１１Ｏ＝現在処理レベルレ
ジスタ、１１１ニレベル信号選択回路、１１２：割込み
アドレス情報選択回路、１１３：セット用デコーダ回路
、１１４：リセット用デコーダ回路、１１５：オールド
レベルレジスタ、１１６二オ一ルドレジスタエンコード
回路。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 第１凶
すブロック図、第２図ば本発明の一実施例を示す回路図
である。 図において、１ニジステム制御装置、２：処理装置、３
〜８：入出力チャネル装置、９：主記憶装置、１０１：
オールドレベル比較器、１０２〜１０８ニレベル比較器
、１０９：ポート指定回路、１１Ｏ＝現在処理レベルレ
ジスタ、１１１ニレベル信号選択回路、１１２：割込み
アドレス情報選択回路、１１３：セット用デコーダ回路
、１１４：リセット用デコーダ回路、１１５：オールド
レベルレジスタ、１１６二オ一ルドレジスタエンコード
回路。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗 第１凶
Claims (1)
- （１）複数の割込み要求に対して割込みレベル信号およ
び割込みアドレス信号を入力し、最高優先順位から順に
割込み処理するデータ処理装置に対する割込与要求を制
御する割込み制御装置において、現在実行中のプロセス
レベルを保持する現在処理レベルレジスタと、複数のポ
ートから入力した割込みレベル信号をそれぞれ前記現在
処理レベルレジスタの出力と比較して現在処理レベルよ
り高い優先順位を有する割込みレベル信号に対して割込
み有効信号を出力する複数のレベル比較器と、該複数の
レベル比較器の出力を入力して前記割込み有効信号を出
力しているレベル比較器のうちから任意の１つを選択し
対応するボーＩ・番号を出力するポート指定回路路と、
該ポート指定回路の出力によって対応するポートに入力
した割込みレベル信号な選択出力するレベル信号選択回
路−と、前記ポート指定回路の出力によって対応するポ
ートに入力した前記割込みアドレス情報を選択出力する
割込みアドレス情報選択回路と、前記割込み有効信号が
少なくとも１つあることを検出すると割込み信号を発生
する手段とを備えて、現在実行中のプロセスレベルより
高レベルの割込みが発生したポートのうち任意の１つを
選択して該ポートに入力した割込みレベル信号と割込み
アドレス情報によって前記データ処理装置に割込むこと
を特徴とする割込み制御装置。 （２、特許請求の範囲第１項記載の割込み制御装置にお
いて、現在処理中のプロセスレベルおよび保留中の割込
みレベル信号を保持するオールドレベルレジスタと、該
オールドレベルレジスタの保持する最高のレベル信号を
出力するオールドレジスタエンコード回路と、該オール
ドレジスタエンコード回路の出力と、前記現在処理レベ
ルレジスタの出力とを比較して割込み有効信号を前記ポ
ート指定回路の特定の１つのポートに入力させるオール
ドレベル比較器とを備えて、前記ポート選折回路は、該
オールドレベル比較器がレベル有効信号を出力している
ときは、前記特定のポート番号を出力し、前記レベル信
号選択回路は、前記オールドレジスタエンコード回路の
出方を選択し、前記割込みアドレス情報選択回路は、保
留中の割込み要求に対する割込み要求であることを示す
特定の符号を選択出力することを特徴とするもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14804083A JPS6041138A (ja) | 1983-08-15 | 1983-08-15 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14804083A JPS6041138A (ja) | 1983-08-15 | 1983-08-15 | 割込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041138A true JPS6041138A (ja) | 1985-03-04 |
| JPH0319974B2 JPH0319974B2 (ja) | 1991-03-18 |
Family
ID=15443777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14804083A Granted JPS6041138A (ja) | 1983-08-15 | 1983-08-15 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041138A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517644A (en) * | 1990-01-26 | 1996-05-14 | Cisgem Technologies, Inc. | Office automation system with interrupt feature |
| US9063932B2 (en) | 2009-12-18 | 2015-06-23 | Vertafore, Inc. | Apparatus, method and article to manage electronic or digital documents in a networked environment |
| US9367435B2 (en) | 2013-12-12 | 2016-06-14 | Vertafore, Inc. | Integration testing method and system for web services |
| US9384198B2 (en) | 2010-12-10 | 2016-07-05 | Vertafore, Inc. | Agency management system and content management system integration |
| US9507814B2 (en) | 2013-12-10 | 2016-11-29 | Vertafore, Inc. | Bit level comparator systems and methods |
| US9600400B1 (en) | 2015-10-29 | 2017-03-21 | Vertafore, Inc. | Performance testing of web application components using image differentiation |
| US9747556B2 (en) | 2014-08-20 | 2017-08-29 | Vertafore, Inc. | Automated customized web portal template generation systems and methods |
-
1983
- 1983-08-15 JP JP14804083A patent/JPS6041138A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517644A (en) * | 1990-01-26 | 1996-05-14 | Cisgem Technologies, Inc. | Office automation system with interrupt feature |
| US9063932B2 (en) | 2009-12-18 | 2015-06-23 | Vertafore, Inc. | Apparatus, method and article to manage electronic or digital documents in a networked environment |
| US9384198B2 (en) | 2010-12-10 | 2016-07-05 | Vertafore, Inc. | Agency management system and content management system integration |
| US9507814B2 (en) | 2013-12-10 | 2016-11-29 | Vertafore, Inc. | Bit level comparator systems and methods |
| US9367435B2 (en) | 2013-12-12 | 2016-06-14 | Vertafore, Inc. | Integration testing method and system for web services |
| US9747556B2 (en) | 2014-08-20 | 2017-08-29 | Vertafore, Inc. | Automated customized web portal template generation systems and methods |
| US11157830B2 (en) | 2014-08-20 | 2021-10-26 | Vertafore, Inc. | Automated customized web portal template generation systems and methods |
| US9600400B1 (en) | 2015-10-29 | 2017-03-21 | Vertafore, Inc. | Performance testing of web application components using image differentiation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319974B2 (ja) | 1991-03-18 |
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