JPH03166737A - 薄膜トランジスタの製法 - Google Patents
薄膜トランジスタの製法Info
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- JPH03166737A JPH03166737A JP30687689A JP30687689A JPH03166737A JP H03166737 A JPH03166737 A JP H03166737A JP 30687689 A JP30687689 A JP 30687689A JP 30687689 A JP30687689 A JP 30687689A JP H03166737 A JPH03166737 A JP H03166737A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、新規な薄膜トランジスタの製法に関する。
絶縁基板上に半導体薄膜（ＴＰＴ）を形或するにあたっ
ては絶縁基板表面に生じた電荷をいかに外部に放散して
ＭＡ縁破壊を防止するかが課題となっている。特にＴＰ
Ｔを形或する場合イオン注入によりチャージアップによ
る瞬間過剰電流から，いかに半導体素子を保護するかが
問題となっている。
ては絶縁基板表面に生じた電荷をいかに外部に放散して
ＭＡ縁破壊を防止するかが課題となっている。特にＴＰ
Ｔを形或する場合イオン注入によりチャージアップによ
る瞬間過剰電流から，いかに半導体素子を保護するかが
問題となっている。
この問題点を解決するため特開昭６０−１３３７５７号
ではゲートを形或後、新たに導電膜を全面に成膜してチ
ャージアップの防止をはかっている。これによりチャー
ジアップ防止の目的は達成できるが、新しく１つの層と
１つの或膜工程がそれぞれ増加することになり、コスト
アップの原因となっている。
ではゲートを形或後、新たに導電膜を全面に成膜してチ
ャージアップの防止をはかっている。これによりチャー
ジアップ防止の目的は達成できるが、新しく１つの層と
１つの或膜工程がそれぞれ増加することになり、コスト
アップの原因となっている。
本発明は絶縁基板上に半導体素子を形戒する方法におい
て、基板全面に厚さ２００〜６００Ａの導電膜を形成後
、不純物のドーピングを行い，Ｎｃｈおよび／またはＰ
ｃｈ領域を形成し、前記導電膜を層間絶縁膜に変質させ
ることを特徴とする薄膜トランジスタの製法に関する。
て、基板全面に厚さ２００〜６００Ａの導電膜を形成後
、不純物のドーピングを行い，Ｎｃｈおよび／またはＰ
ｃｈ領域を形成し、前記導電膜を層間絶縁膜に変質させ
ることを特徴とする薄膜トランジスタの製法に関する。
本発明のプロセスフロ一を第１図をもとに説明する。
絶縁基板ｌ上に活性Ｎ２となる多結晶シリコン（Ｐｏｌ
ｙ−ＳＬ）を成膜して活性層を形或する（第１図Ａ，Ｂ
）。次にゲートＭＡ縁膜３を５００〜１０００Ａ形或（
第１図Ｃ）Ｌ，た後ゲート（７） Ｐｏｌｙ−Ｓｉを再
び成膜する（第１図Ｄ）。なお、従来はゲート４をここ
で形成し、再度導電膜を堆積（第２図Ａ −＋ Ｂ−｝
Ｃ −＋ ｐ −＋ Ｆ， ） Ｌ， ，その後イオ
ン注入装置等にてＮ，Ｐ−ｃｈ領域にイオンを打込む工
程（第２図Ｆ，Ｇ）をとるが、このため絶縁基板１上に
チャージアップされた電荷の逃げ路がないため過剰電流
によりＴＰＴの總縁破壊を起こしてトランジスタ特性不
良や歩留りに悪影響を与えている。このようなチャージ
アップ防止のため、本発明はゲート４を形或する導電膜
（Ｐｏｌｙ−Ｓｉ）を全面に戊膜（第１図Ｄ）した後、
ゲートを形成する際、ゲート回りのＰｏｌｙ−Ｓｉを完
全にエッチングせず，２００〜６００ Ａ残し（第１図
Ｅ），その後レジストによりマスクし、インプラにてＮ
拡散領域、Ｐ拡散領域にイオンを打込む（第１図Ｆ，Ｇ
）．打込んだ際の電荷は導電膜４が堆積された絶縁基板
工の端部から接地され（第１図Ｆ，Ｇ）．放電される。
ｙ−ＳＬ）を成膜して活性層を形或する（第１図Ａ，Ｂ
）。次にゲートＭＡ縁膜３を５００〜１０００Ａ形或（
第１図Ｃ）Ｌ，た後ゲート（７） Ｐｏｌｙ−Ｓｉを再
び成膜する（第１図Ｄ）。なお、従来はゲート４をここ
で形成し、再度導電膜を堆積（第２図Ａ −＋ Ｂ−｝
Ｃ −＋ ｐ −＋ Ｆ， ） Ｌ， ，その後イオ
ン注入装置等にてＮ，Ｐ−ｃｈ領域にイオンを打込む工
程（第２図Ｆ，Ｇ）をとるが、このため絶縁基板１上に
チャージアップされた電荷の逃げ路がないため過剰電流
によりＴＰＴの總縁破壊を起こしてトランジスタ特性不
良や歩留りに悪影響を与えている。このようなチャージ
アップ防止のため、本発明はゲート４を形或する導電膜
（Ｐｏｌｙ−Ｓｉ）を全面に戊膜（第１図Ｄ）した後、
ゲートを形成する際、ゲート回りのＰｏｌｙ−Ｓｉを完
全にエッチングせず，２００〜６００ Ａ残し（第１図
Ｅ），その後レジストによりマスクし、インプラにてＮ
拡散領域、Ｐ拡散領域にイオンを打込む（第１図Ｆ，Ｇ
）．打込んだ際の電荷は導電膜４が堆積された絶縁基板
工の端部から接地され（第１図Ｆ，Ｇ）．放電される。
イオン打込み終了後、導電膜４はＰｏｌｙ−Ｓｉを利用
しているので、これを再度酸化することにより層間絶縁
膜５の一部として利用できる。
しているので、これを再度酸化することにより層間絶縁
膜５の一部として利用できる。
導電膜を２００〜６００Ａの厚さで残す理由は、６００
入以上の場合，バリア層的働きとなり、不純物の飛程が
浅くなり低抵抗化がはかれない。また逆に２００ Ａ以
下の場合、不純物の飛程が深くなりＩ４！．縁基板にま
で拡散される。導電膜の膜厚が前記範囲にある場合にの
み低抵抗化が実現できる。
入以上の場合，バリア層的働きとなり、不純物の飛程が
浅くなり低抵抗化がはかれない。また逆に２００ Ａ以
下の場合、不純物の飛程が深くなりＩ４！．縁基板にま
で拡散される。導電膜の膜厚が前記範囲にある場合にの
み低抵抗化が実現できる。
絶縁基板１上に常法によりＰｏｌｙ−Ｓｉ活性層２を形
或後（第ｌ図Ａ，Ｂ）、熱酸化により８００Ａの厚みの
ゲート絶縁膜３を形或する（第１図Ｃ）．ついでＰｏｌ
ｙ−Ｓｉを成膜して基板表面にＰｏｌｙ−Ｓｉ層４を形
或する（第１図Ｄ）。ホトリソによりゲート電極を形或
するが，ゲート部？以外の個所にも厚さ４００ＡのＰｏ
ｌｙ−Ｓｉ層を導電膜４として残存させる（第工図Ｅ）
。以降，常法によるイオン注入によりＮｃｈ領域の形成
（第ｌ図Ｆ）、Ｐｃｈ領域の形或（第１図Ｇ）を経た後
、導電膜としてのＰｏｌｙ−Ｓｉ層４を熱酸化してＳｉ
Ｏ■よりなる層間絶縁膜５とする。
或後（第ｌ図Ａ，Ｂ）、熱酸化により８００Ａの厚みの
ゲート絶縁膜３を形或する（第１図Ｃ）．ついでＰｏｌ
ｙ−Ｓｉを成膜して基板表面にＰｏｌｙ−Ｓｉ層４を形
或する（第１図Ｄ）。ホトリソによりゲート電極を形或
するが，ゲート部？以外の個所にも厚さ４００ＡのＰｏ
ｌｙ−Ｓｉ層を導電膜４として残存させる（第工図Ｅ）
。以降，常法によるイオン注入によりＮｃｈ領域の形成
（第ｌ図Ｆ）、Ｐｃｈ領域の形或（第１図Ｇ）を経た後
、導電膜としてのＰｏｌｙ−Ｓｉ層４を熱酸化してＳｉ
Ｏ■よりなる層間絶縁膜５とする。
層間絶縁層は前記膜５の上にもう工つの層間絶縁膜６を
プラズマＣＶＤで４０００人堆積することにより形成す
る。この５、６の２層をＭｆｍＭａ層とすることにより
、クラック，ボイド、ビンホールの発生が絶無となった
。また、４００Ａ厚の導電膜の存在により、本実施例で
はチャージアップによる不良率発生がＯ％となった。一
方，従来法では６０％であった。
プラズマＣＶＤで４０００人堆積することにより形成す
る。この５、６の２層をＭｆｍＭａ層とすることにより
、クラック，ボイド、ビンホールの発生が絶無となった
。また、４００Ａ厚の導電膜の存在により、本実施例で
はチャージアップによる不良率発生がＯ％となった。一
方，従来法では６０％であった。
本発明により
（１）チャージアップによるトランジスタの不良発生を
完全に回避することができた。
完全に回避することができた。
（２）導電膜を熱酸化して層間絶縁膜としても充分、層
間絶縁膜としての機能を達成することができた。
間絶縁膜としての機能を達成することができた。
（３）ゲート電極形或と同時に２００〜５００人の薄膜
を残すことでイオン注入時の帯電防止膜の形成を兼ねる
ので、従来技術と比較して工程短縮となる。
を残すことでイオン注入時の帯電防止膜の形成を兼ねる
ので、従来技術と比較して工程短縮となる。
第１図は、本発明薄膜トランジスタの製法のプロセスフ
ロ一を示す説明図、第２図は従来法の同様の説明図であ
る。 １・・・絶縁基板 ２・・・活性層３・・・ゲー
ト絶縁膜 ４・・・ゲート５・・・層間Ｍ縁膜 第 図 ＣＢ） Ｅ三二ヨ癒２ ，。，Ｆコヲ＝ぢ３ 第 ２図 （。）Ｆｌ三王３
ロ一を示す説明図、第２図は従来法の同様の説明図であ
る。 １・・・絶縁基板 ２・・・活性層３・・・ゲー
ト絶縁膜 ４・・・ゲート５・・・層間Ｍ縁膜 第 図 ＣＢ） Ｅ三二ヨ癒２ ，。，Ｆコヲ＝ぢ３ 第 ２図 （。）Ｆｌ三王３
Claims (1)
- １、絶縁基板上に半導体素子を形成する方法において、
基板上にゲート電極用導電膜を堆積し、ゲートパターン
化と同時にゲート電極以外の個所にも厚さ２００〜６０
０Åの前記導電膜を残し、ついで不純物のドーピングを
行い、Ｎｃｈおよび／またはＰｃｈ領域を形成し、前記
導電膜を層間絶縁膜に変質させることを特徴とする薄膜
トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30687689A JPH03166737A (ja) | 1989-11-27 | 1989-11-27 | 薄膜トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30687689A JPH03166737A (ja) | 1989-11-27 | 1989-11-27 | 薄膜トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03166737A true JPH03166737A (ja) | 1991-07-18 |
Family
ID=17962310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30687689A Pending JPH03166737A (ja) | 1989-11-27 | 1989-11-27 | 薄膜トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03166737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7264979B2 (en) | 2001-02-19 | 2007-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing light emitting device |
-
1989
- 1989-11-27 JP JP30687689A patent/JPH03166737A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7264979B2 (en) | 2001-02-19 | 2007-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing light emitting device |
| SG143946A1 (en) * | 2001-02-19 | 2008-07-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
| US7485478B2 (en) | 2001-02-19 | 2009-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US7825419B2 (en) | 2001-02-19 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US8497525B2 (en) | 2001-02-19 | 2013-07-30 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US8679875B2 (en) | 2001-02-19 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US8866184B2 (en) | 2001-02-19 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US9502679B2 (en) | 2001-02-19 | 2016-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US9768405B2 (en) | 2001-02-19 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| US9954196B2 (en) | 2001-02-19 | 2018-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
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