JPH03161868A - 画像記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、画像記憶装置に関し、特に文字あるいはグラ
フ等の線画（以下「テキスト』という）と、階調（色）
を有する写真等の中間調画体（以下「イメージ』という
）とが混在する画像を記憶する画像記憶装置に関する。

（従来の技術） 一般にテキストを記憶する場合には、斜め線等の滑らか
さ及び連続性を確保するために高解像度が要求される一
方、イメージを記憶する場合には疑似輪郭による画質劣
化を回避するために高階調性が要求される。従って、従
来はイメージ領域とテキスト領域が混在する画像を記憶
する場合には、テキス１・の品位、即ち斜め線の滑らか
さや連続性等を確保するのに十分な解像度を実現し得る
画素数と，イメージの疑似輪郭による画質劣化を回避し
得る階調数とを具備するように記憶装置を構威していた
。

（発明が解決しようとする課題） しかしながら、上記従来の記憶装置によれば、テキスｉ
・及びイメージの双方の画質を高品位なものとするため
には、画素数及び階調数の双方が増−２ 加し、膨大なメモリ容量が必要となる結果、装置（ハー
ドウエア）の規模、及びコストが膨大なものになるとい
う欠点があった。特にフルカラーの画像を記憶しようと
する場合、色の三原色である赤（Ｒ）、緑（Ｇ）、青（
Ｂ）の３ブレーンが必要となるため、メモリ容量はさら
に３倍必要となる。例えば、イメージデータのＲＧＢ各
ブレーンの階調数を２５６とすると、フルカラー表示に
必要なｌ画素あたりのビット数は２４となり、単色文字
のみの場合（ｌ画素あたりのビツＩ・数はｌ）に比べて
２４倍のメモリ容量が必要となる。

本発明は上述の点に鑑みてなされたものであり、テキス
トとイメージとが混在する画像を記憶する装置であって
、わずかなメモリ容量で特に色情報を有するイメージ及
びテキス１・双方の画質を良好に保つことができる画像
記憶装置を提供することを目的とする。

（課題を解決するための手段及び作用）上記目的を達成
するため本発明は、画像データを記憶する画像記憶装置
において、前記画像デ−−３ 夕を各々Ｎ（Ｎは２以−Ｌの整数）個の画素から成るブ
ロックに分割するブロック化手段と、自ｉＩ記各ブロッ
クを構成する画素の色情報に基づいて、２ｋ（ｋは自然
数）以下の代表色を選択する代表色選択手段と、前記代
表色の色情報をコード化するコード化手段と、前記各ブ
ロックを構成する画素の色情報を当該ブロックの代表色
のインデックスに変換するインデックス選択手段と、０
１１記ブロックの代表色のコードと前記インデックスと
を記憶する記憶手段とを設けることにより、画像データ
を微小ブロックに分割し、ブロック毎の代表色コードと
各画素のインデックスとを記憶するようにしたものであ
る。

（実施例） 以下本発明の実施例を添イリ図面に基づいて詳述する。

第１図は、本発明の一実施例に係る画像記憶装置、具体
的にはページプリンタのイメージプロセッサ部のブロッ
ク構威図であり、同図の入力端子ｌには図示しないホス
トコンピュータ等からコマ４− ンド及びデータが入ノＪされる。該入力されたコマンド
及びデータはインタプリタ２へ入力され、インタブリタ
２はこれらを解釈し、テキスｈ　（文字等）情報はテキ
スト処理回路３へ、またイメージ（写真等）情報はイメ
ージ処理回路４へそれぞれ供給する。テキスト処理回路
３は、テキストデータを各画素（メモリの最小単位）に
展開し、後述するパレットブロック単位に画素データを
インデックスメモリ８に書き込むとともに、描画部（文
字等が描画されている部分）及び背景部（描画部以外の
部分〉の色のパレットコード（後述する）をパレットコ
ードメモリ９に書き込む。イメージ処理回路４は、前記
コマンド等に応じたイメージデータの加工（例えば拡大
・縮小・回転等の処理）を行い、該加工後のイメージデ
ータをブロック化回路５に印加する。ブロック化回路５
はラインメモリ等を用いた公知の手法で画素を第２図に
示すようなＮ＝ｍＸｎ　（ｍ，ｎはＮを２以上とする自
然数、第２図はｍ＝ｎ＝４の場合を示す）画素のブロッ
ク状（パレットブロック）に画素を並べ換え、該Ｎ個の
画素から成るパレットブロックを信号線】０３を介して
インデックス選択回路６及び代表色選択回路７に印加す
る。代表色選択回路７は、Ｎ画素の色の中から２色を選
択し、パレットコードに変換して出力する回路であり、
例えば第３図に示す様に構威される。

第３図において、信号線１０３を介してブロック単位で
入力されるＮ個の画素データは，まずパレッ１・コード
化回路３ｌに入力される。パレットコード化回路３ｌは
、入力された画素データをパレット色（代表色）に変換
するルック・アップ・テーブルであり、例えば、データ
ｌ画素がＲＧＢ各８ビットで入力された時、８Ｘ３＝２
４ビットのデータを、８ビットのパレットコードに変換
する。即ち、１６７８万色（２２４色）を２５６色（２
ｅ色）で代表するのである。

パレットコード化回路３１によってパレットコードに変
換された画素データはヒストグラム生成回路３２を介し
て代表色決定回路３３に入力される。ヒストグラム生成
回路３２は各パレットコードの出現頻度のヒストグラム
を生或する。代表色決定回路３３は該ヒストグラムに基
づいて、出現頻度の高い上位２色のパレットコードを選
択し、該選択した２色のパレツ１・コードを信号線１０
４を介してパレットコードメモリ９に書き込むとともに
、パレットデコード回路３４に入力する。パレットデコ
ード回路３４は、入力された２色のパレットコードを元
の画素データに復元し、該復元した画素データを信号線
１０５を介してインデックス選択回路６に供給する。

なお、上記実施例では出現頻度の高い上位２色を代表色
として選択したが、これに限るものではなく、例えばブ
ロック内の２色化による誤差が最小となる２色を代表色
とする（Ｍ小２乗法）ようにしてもよい。

インデックス選択回路６は、ブロック内の画素を前記選
択した２色の代表色のいずれに割当てるかを決定する回
路で、例えば第４図に示すように構成される。同図にお
いて、前記ブロック化回路５から信号線１０３を介して
入力される画素デー一７ー 夕は遅延回路４ｌに入力され、信号線１０５を介して入
力される前記２つの代表色は、第１及び第２の代表色レ
ジスタ４７．４８に入力される。遅延回路４ｌは、前記
２つの代表色が第１及び第２の代表色レジスタ４７．４
８に格納されるまでの時間だけ入力画素データの出力を
遅延させ、該遅延させた入力データを第１及び第２の減
算器４２，４３に入力する。第１及び第２の減算器４２
．４３は、それぞれ第１及び第２の代表色と両素データ
との差分ＤＩ，Ｄ２を算出し、該算出結果をそれぞれ第
１及び第２の絶対値回路４４．４５に入力する。第１及
び第２の絶対値回路４４．４５はそれぞれ前記差分ＤＩ
，Ｄ２の絶対値ｌ　Ｄ＋　ｌ　，　　ｌ　Ｄ２をとり、
比較器４６に入力する。比較器４６は、前記差分の絶対
値ＩＤ＋Ｉ，ｌＤ２１を比較し、■ｌ　Ｄ＋ｌ≦ＩＤ２
１のときには、＋１０”を、■ＩＤＩ＋＞ＩＤ２１のと
きには１１１”を出力し、インデックスとして信号線１
０６を介してインデックスメモリ８に書き込む。

以上の処理により、インデックスメモリ８には一８ー 解像情報が書き込まれ、パレッ１・コードメモリ９には
色情報が書き込まれる。

このように、ページ上の画像データを、各々複数の画素
から成る微小ブロックに分割し、各ブロック内をパレッ
トコードで示される２つの代表色で表現し、２つの代表
色のパレットコードと、ブロック内の画素に割当てられ
た代表色のインデックス（　ＩＩ　Ｏ　Ｉ＋または゛’
ｌ”）とをメモリに記憶するようにしたので、解像度を
劣化させることなく、わずかなメモリ容量でフルカラー
のテキス１・とイメージとが混在した画像を記憶するこ
とができる。

また、テキスト部とイメージ部との区別が不要であるた
め、回路構威も簡単になり、高速化が可能である。

次に、読み出し側について説明する。

メモリ制御回路ｌ１は、入力端子ｌ５より印加されるプ
リンタエンジンの同期信号に合わせてインデックスメモ
リ８及びパレットコードメモリ９に格納されているデー
タをページの先頭ブロックよりブロック単位で読み出せ
るようにインデックスメモリ８及びパレットコードメモ
リ９を制御する。コード選択回路１０はブロック内の各
画素にパレットコードを割当てるための回路であり、例
えば第５図に示すように構成される。

同図において、信号線１０１を介してパレットコードメ
モリ９から読み出された２つの代表色のパレッｌ・コー
ドのうち、インデックス゛′ｌ″に対応するパレッＩ・
コードが描画色レジスタ５２に、インデックス゛０″に
幻応ずるパレットコードが背景色レジスタ５３に夫々格
納される。一力、信号線１００を介してインデックスメ
モリ８より読み出されたブロック内の各画素のインデッ
クスは、シフトレジスタ５ｌに一旦格納され、ｌ画素ず
つ取り出されて、スイッチ５４のｊｌｉＪ　ｍ端子に印
加される。スイッチ５４の端子ａにはインデックスＩＩ
　Ｉ　Ｉ＋に対応するパレットコードが描画色レジスタ
５２より印加されており、端子ｂにはインデックス゛′
０″に対応するパレットコードが背景色レジスタ５３よ
り印加されている。スイッチ５４は、シフトレジスタ５
ｌより印加されるインデックス信号に従い、インデック
スが゛′１”のときは端子ａを、ＩＩ　Ｏ　Ｉ＋のとき
は端子ｂを共通端子Ｃに接続する。従って信号線１０２
には、各画素のインデックスに対応するパレットコード
が順次出力され、第１のパレットデコード回路ｌ２に印
加される。

パレットデコード回路１２は、パレットコードを元の画
素データ（ＲＧＢ各８ビットデータ）に復元し、走査変
換回路１３に入力する。走査変換回路１３は画素データ
をプリンタエンジンに合致した信号順序に変換し、出力
端子ｌ４よりプリンタエンジンへ出力する。

一般に一画面中に発生する色数はあまり多くなく、また
、視覚の識別能力等を考慮することにより色数の削減が
可能であることから、本実施例ではこのような画像の性
質に着目し、表現色数を制限することにより、メモリ容
量の削減を図っている。即ち、パレットコードのビット
数を８、入力画素のビット数を２４　（ＲＧＢ各８ビッ
ト）とすると、本実施例では、２２４＝１６７８万色中
任意の２８＝２５６色に各々異なるコードを割当て、−
　Ｉ１　− ４． 該コードにより色を表現するのである。このため、入力
画素データをパレッ１・コードに変換するパレットコー
ド化回路３１及びパレッ１・コードを入力画素データに
変換するパレットデコード回路１２，３４は書き換え可
能なルックアップテーブル（具体的にはＲＡＭ）で構成
し、ホストコンピュータ等により更新可能としている。

これによって、上記２５６色を必要に応じて変更するこ
とが可能となる。

（発明の効果） 以上詳述したように、本発明の画像記憶装置によれば、
画像データが複数の微小ブロックに分割され、ブロック
毎の代表色コードと各画素のインデックスとが記憶され
るので、解像度を劣化させることなく、わずかなメモリ
容量でフルカラーのテキストとイメージとが混在した画
像を記憶することができる。また、テキスト部とイメー
ジ部との区別が不要であるため、回路構威も簡単になり
、高速化が可能である。

【図面の簡単な説明】

−１２− 第１図は本発明の一実施例に係るページプリンタのイメ
ージプロセッサ部のブロック構威図、第２図はパレット
ブロックを説明するための図、第３図は代表色選択回路
の具体的な構成例を示すブロック図、第４図はインデッ
クス選択回路の具体的な構威例を示すブロック図、第５
図はコード選択回路の具体的な構成例を示すブロック図
である。 ２・・・インタプリタ、３・・・テキスト処理回路、４
・・・イメージ処理回路、５・・・ブロック化回路、６
・・・インデックス選択回路、７・・・代表色選択回路
、８・・・インデックスメモリ、９・・・パレットコー
ドメモリ、１０・・・コード選択回路、ｌ１・・・メモ
リ制御回路、１２・・・パレットデコード回路、ｌ３・
・・走査変換回路。

Claims (1)

【特許請求の範囲】
1. １、画像データを記憶する画像記憶装置において、前記
   画像データを各々Ｎ（Ｎは２以上の整数）個の画素から
   成るブロックに分割するブロック化手段と、前記各ブロ
   ックを構成する画素の色情報に基づいて、２＾ｋ（ｋは
   自然数）以下の代表色を選択する代表色選択手段と、前
   記代表色の色情報をコード化するコード化手段と、前記
   各ブロックを構成する画素の色情報を当該ブロックの代
   表色のインデックスに変換するインデックス選択手段と
   、前記ブロックの代表色のコードと前記インデックスと
   を記憶する記憶手段とを設けたことを特徴とする画像記
   憶装置。