JPH0316162A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造技術、特に、部分的
に不良個所を持つパーシャル不良チップを用いたマスク
ＲＯＭ（Ｒｅａｄロｎｌｙ　Ｍｅｍｏｒｙ）の如き読出
し専用メモＩＪ（ＲＯＭ）型の半導体装置およびその製
造技術に関するものである。

〔従来の技術〕

一船に、たとえば４メガ（Ｍ）ビットの大容量のマスク
ＲＯＭの如き半導体装置を製造する場合、全ビットが良
品の半導体チップのみを用いて製品を得ている。また、
ブローブテストにおいても、ダイレクトビックアップを
使用せず、良品チップのみで組み立てを行っている。そ
して、部分的に不良個所を持つ、いわゆるパーシャル不
良チップは不良品として廃棄している。

一方、Ｓ　Ｒ　Ａ　Ｍ　（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ
　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のモジュール製品にお
いては、プラスチックを用いたＳＯＰまたはＳＯＪをセ
ラミックパッケージ上に面付けしてモジュールを形戊し
ている。

この種のＳＲＡＭ型半導体装置については、たとえば特
開昭５３−３４４３０号公報において、ＳＲＡＭをパー
シャル不良チップで構成することが開示されている。

〔発明が解決しようとする課題〕

ところが、前記した前者の従来技術においては、半導体
メモリの容量が大容量になるにつれて、プローブ歩留り
が低下してしまう。すなわち、半導体製造プロセスが微
細化され、かつ容量が増大してチップサイズが大形化す
ると、半導体ウェハ上の欠陥密度が増大して歩留りが低
下してしまうのである。

そのため、場合によっては相当量の半導体チップが不良
品となることにより、半導体装置の製造原価の低減が困
難となり、一括量産にも支障を来すおそれさえ生じてし
まう。

特に、半導体装置の中で、セミカスタム品のマスクＲＯ
Ｍや、ゲートアレー、スタンダードセル、ＲＯＭ内蔵マ
イコンなどについては、受注から量産出荷までのＴ　Ａ
　Ｔ　（Ｔｕｒｎ　Ａｒｏｕｎｄ　７ｉｍｅ）の短縮が
必須であり、半導体メモリの大容量化やチップサイズの
大形化による歩留りの低下はＱＴＡＴ　（Ｑｕｉｃｋｌ
ｙ　Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）の実現と一括
量産の実現、さらには半導体メモリの低コスト化の実現
のための最大のネックとなることを本発明者は見い出し
た。

また、前記した後者の従来技術においては、パーシャル
不良チップを用いて構成されるＳＲＡＭモジュールはそ
のパッケージの外形が完全良品と互換可能ではなく、ま
たビン配置も互換可能ではない。

そのため、折角パーシャル不良チップを用いてＳＲＡＭ
モジュールを構成しても、その使用が不便かつ困難であ
るという問題点があった。

本発明の１つの目的は、部分的に不良部品を持つパーシ
ャル不良チップを有効利用し、半導体装置の低コスト化
を図ることのできる技術を提供することにある。

本発明の他の目的は、パーシャル不良チップを用いて完
全良品と同等な、パッケージ外形とピン配置とが互換可
能な半導体装置およびその製造技術を提供することにあ
る。

本発明のさらに他の目的は、受注から量産出荷を短期間
に行うことができる技術を提供することにある。

本発明のさらに他の目的は、半導体メモリの大容量化や
チップサイズの大形化に対しても歩留りを低下させるこ
とを防止できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

本発明の半導体装置は、互いに異なる部分に不良個所を
持つパーシャル不良チップを複数個組み合わせ、前記複
数個のパーシャル不良チップの良品部分どうしの組み合
せにより少なくとも１個の完全良品と同等かつ互換可能
なモジュールを構成し、パッケージ内に封止してなるも
のである。

また、本発明の半導体装置は、アドレスの互いに異なる
一部分に不良個所を持つパーシャル不良チップの良品部
分を構成する複数個のメモリチップと、該メモリチップ
の周辺回路とを、リードフレーム上に搭載した基板上に
取付け、前記リードフレームと前記基板との間ならびに
該基板と前記メモリチップおよび周辺回路との間を電気
的に接続した後、パッケージ内に封止してなり、完全良
品と同等かつ互換可能であるものである。

さらに、本発明の半導体装置は、出力ビットの一部分に
良品部分を有する１つのパーシャル不良チップと、出力
ビットの他の部分に良品部分を有する他のパーシャル不
良チップとを組み合わせ、前記複数個のパーシャル不良
チップをパフケージ内に封入してなり、完全良品と同等
かつ互換可能であるものである。

また、本発明の半導体装置の製造方法は、半導体ウェハ
上のチップを完全良品チップ、パーシャル不良チップ、
不良品チップに分類し、前記パーシャル不良チップのう
ち、互いに異なる部分に不良個所を持つパーシャル不良
チップを複数個組み合わせ、これらの複数個のパーシャ
ル不良チップの良品部分どうしの組み合せにより少なく
とも１個の完全良品と同等かつ互換可能なモジュールを
構成し、パッケージ内に封止するものである。

〔作用〕

前記した本発明の半導体装置およびその製造方法によれ
ば、部分的に不良部分を有するパーシャル不良チップを
有効利用して完全良品と同等かつ互換可能な半導体装置
を得ることができる。したがって、本発明の半導体装置
はビン配置や外形などが完全良品と同じにできるので完
全良品と同等に互換使用でき、極めて便利である。

また、本発明の半導体装置およびその製造方法によれば
、従来は廃棄処分としていたパーシャル不良チップを無
駄にすることがないので、半導体メモリが大容量化し、
チップサイズが大形化しても、歩留りを低下させること
を抑制し、低コスト化、量産化を図ることができる。

〔実施例ｌ〕

第１図は本発明の一実施例である半導体装置の断面図、
第２図はその要部の拡大部分断面図、第３図はそのリー
ド配置などを示す概略的部分平面図、第４図はその概略
的ブロック回路図、第５図は本発明による半導体装置の
製造方法のフローを示す説明図である。

第１図〜第４図に示す本実施例の半導体装置においては
、たとえば銅（Ｃ　ｕ）系材科よりなるリードフレーム
のタブ１はインナーリード１１２よりも１　だけタブ下
げされている。このタブ１の上には、接着材３により配
線基板４が固着されている。

この配線基板４はたとえばガラスクロスポリイミド材料
よりなり、たとえば第３図に一点鎖線で示す如く配線が
表面に形或されている。なお、この配線基板４の下面と
上面はソルダーレジスト５．６　（第２図）で予め処理
されている。また、インナーリード部２の先端部のワイ
ヤボンディング面はたとえばスポット銀（Ａｇ）めっき
で予め処理されている。

前記配線基板４の上には、部分的に不良部分と良品部分
を有するパーシャル不良チップ７Ａと７Ｂ，さらには１
個の周辺回路チップ（外部ＳＳｉ）８が接着材９で固着
されている。

そして、前記配線基板４とインナーリード部２との間、
およびチップＴＡ，７Ｂ，８と配線基板４との間は、た
とえば金（Ａｕ），銅（Ｃｕ）あるいはアルミニウム（
ＡＩ）のワイヤ１０．１１でそれぞれ電気的に接続され
ている。

さらに、前記タブ１、インナーリード部２、チップ７Ａ
，７Ｂ，８、ワイヤ１０．１１などは、たとえば低応力
のエポキシ樹脂などの樹脂材料をトランスファモールド
することによりパッケージｌ２の中に封止されている。

本実施例のパッケージ１２は同種の製品のパッケージと
同じ外形ないし外観になっている。このパッケージ１２
の一面すなわち第２図の上面と配線基板４の上面（配線
形戊面）およびチップ７Ａ，７Ｂの上面（回路形或面〉
との距離はそれぞれＬ，Ｌ（第２図〉である。

なお、リードフレームのアウターリード部１３はパッケ
ージｌ２への封止後に半田めっき処理および切断或形さ
れる。

ここで、前記パーシャル不良チップ７Ａ．７Ｂについて
詳細に説明すると、これらのチップ７Ａ，７Ｂは部分的
に不良部分と良品部分とを有し、従来は廃棄処分とされ
ていたものであるが、本発明においてはそのようなパー
シャル不良チップ７Ａ．７Ｂの良品部分どうしを組み合
わせることにより１個の完全良品と全く同等かつ互換可
能に使用できるようにするものである。

パーシャル不良チップ？Ａ．１’Ｂの組み合わせとして
は様々な組み合わせが考えられるが、いずれにしても本
実施例では２個のパーシャル不良チップ７Ａ．７Ｂとを
組み合わせて１個の完全良品をモジュールとして構成で
きるものでなければならない。

すなわち、一例として、本実施例におけるパーシャル不
良チップ７Ａと７Ｂは、第４図から最も良くわかるよう
に、メモリチップとしてのチップ７Ａがアドレスの前半
部分すなわち４メガ（Ｍ）ビット中の前半の２メガ（Ｍ
）分が良品である前半良品チップであり、他方のチップ
７Ｂがアドレスの後半部分すなわち後半の２メガ（Ｍ）
分が良品である後半良品チップであり、これらの両チッ
プ７Ａと７Ｂとを合わせることにより、全アドレスすな
わち４メガ（Ｍ）全部が１個の良品として使用できるよ
うになっている。言い換えれば、チップ７Ａの前半良品
部分（２メガ）とチップ７Ｂの後半良品部分（２メガ）
とが互いに補完関係でモジュールとして組み合わされ、
全体として１個の完全な４メガ（Ｍ）のマスクＲＯＭ型
などの半導体集積回路装置が得られるようになっている
。

第４図の実施例においては、４メガビットの全体中の前
半２メガ分が良品のパーシャル不良チップ７Ａは最上位
アドレスＡ．をＶ　ｓｓに、後半２メガ分が良品のパー
シャル不良チップ７ＢはＡ　ｌ　ｆｆをＶ　ｃ　ｃに接
続してある。また、各々のチップ？Ａ，７日のＣＥ信号
は、周辺回路チγプ８を外部からのＡ　Ｉ　７とＣＥの
ＮＡＮＤ回路で構成することにより、この周辺回路チッ
プ８を介して印加する。入力側のアドレスＡｏ　＝Ａ１
ｇは共通アドレスバスｌ４として各々のチップ７Ａ，７
Ｂに供給される。

一方、出力はＤ。−Ｄ口のデータバス１５としてワイヤ
ドＯＲとされている。

したがって、本実施例の半導体装置は２個のパーシャル
不良チップ？Ａ，７Ｂとの各良品部分を組み合わせるこ
とにより、１個の完全良品として使用できる。

しかも、本実施例の半導体装置はビン配置や外形ないし
外観などが通常の完全良品チップを用いたものと全く同
じであるので、完全良品と同等でかつ互換可能である。

次に、本実施例の半導体装置の製造方法を主に第５図に
関して説明する。

まず、たとえば４メガ（Ｍ）ビットのマスクＲ○Ｍの製
造において、前工程およびウェハテストが完了した半導
体ウェハについて、ウェハテストの結果に基づいてテス
ターの不良シーケンスを分類する。その際、その半導体
ウェハが一般品としてのプログラムでプロープ検査（Ｐ
検）を受ける製品であるか、あるいは一部に不良部分を
持つパーシャル不良品としてのプログラムでプローブ検
査を行う製品であるかのいずれかが予め判断される。

そして、パーシャル不良品としてのプログラムでプロー
ブ検査を受ける場合、前記不良シーケンスとして、４Ｍ
（メガ）完全良品、アドレス前半２Ｍ（メガ）良品、ア
ドレス後半２Ｍ（メガ）良品、不良品の４つのカテゴリ
ーに分類し、たとえばフロッピーディスク（Ｆ／Ｄ）１
　６の如き記憶媒体にそのデータを読み込む。

また、その半導体ウェハのうち、不良品のみにブローブ
インクを打ち、ベータして乾燥させる。

そして、後工程への払出し用梱包として、その半導体ウ
ェハを図示しないラミネートフィルムに貼着し、フロッ
ピーディスクの番号およびウェハの番号をラミネートフ
ィルムにパンチアウトして後工程に払い出す。

次に、半導体ウェハを個々のチップにグイシングした後
、ラミネートフィルムのパンチが指定するフロッピーデ
ィスク（Ｆ／Ｄ）情報にしたがって、４Ｍ完全良品（第
５図では無印）、前半２Ｍ良品（○印）、後半２Ｍ良品
（△印）に分類し、ダイレクトビックアップ方式で各治
具１７に治具詰めする。

そして、４Ｍ完全良品は完全良品とし治具詰めしたもの
をそのまま使用して４Ｍ（メガ）ビットの製品を製造す
るために用いる。

一方、それぞれ治具詰めされた前半２Ｍ良品と後半２Ｍ
良品とはパーシャル不良チップ７Ａ，７Ｂとしてｌ個ず
つビックアップされ、１個の周辺回路チップ８と共に、
配一線基板４上にモジュールとして組み立てられ、ワイ
ヤ１０．１１をボンディングした後、前記の如きパッケ
ージｌ２内に封止される。

さらに、アウターリード部１３への半田めっきや切断或
形処理を施した後、製品識別のためのマーキング、信頼
性保証のためのエージング、テスティングを施す。その
後、外観検査を行うことにより、後工程が完了する。

その際、本実施例の半導体装置は１個の完全良品チップ
を用いた同種の半導体装置とビン配置かが同じで、外形
ないし外観も同じであるので、エージングやテスティン
グなど、さらにはその後の顧客における実装などにおい
ても、完全良品の場合と全く同じであり、極めて便利か
つ有用である。

なお、第５図において、一般品としてのプログラムでプ
ローブ検査を行う半導体ウェハについては、不良品にイ
ンクを打ってインクベークを行った後、４Ｍ（メガ）完
全良品を完全良品チップ７Ｃとして治具ｌ７に詰め、そ
の４Ｍ完全良品を２個一緒に配線基板４上に搭載し、ワ
イヤボンディングおよびパッケージングなどを施すこと
により、８Ｍ（メガ）の大容量モジュール製品として利
用できる。この２個の４Ｍ完全良品チップ７Ｃを用いた
８ＭのマスクＲＯＭ型半導体装置の実施例は第６図に示
されている。

第６図の実施例においては、４Ｍ完全良品チップ７Ｃの
それぞれに、アドレス信号Ａｏ　＝Ａ＋７が供給され、
それぞれの出力がワイヤードオアされて出力される。ま
た、周辺回路８にはチップイネーブル信号ＣＥと、新た
に追加されたアドレス信号ＡＩ８とが供給される。この
周辺回路８はチップイネーブル信号ＣＥがロウレベルに
されたとき、新たなアドレス信号Ａ．の電位にしたがっ
て、４Ｍ完全良品チップ７Ｃのいずれかに対してロウレ
ベルのイネーブル信号ＣＥを供給する。また、このとき
、残りの４Ｍ完全良品チップ７Ｃにはハイレベルのイネ
ーブル信号ＣＥを供給する。たとえば、周辺回路チップ
８は次の述べるようなゲート回路によって構成される。

すなわち、アドレス信号Ａ，，とチップイネーブル信号
ＣＥとを受け、上側の４Ｍ完全良品チップに対するイネ
ーブル信号ＣＥを形或するオア（ＯＲ）ゲート回路と、
チップイネーブル信号ＣＥの位相反転を行うインバ−夕
回路と、前記インバータ回路の出力信号（テ百）と前記
アドレス信号Ａ．とを受けるアンド（ＡＮＤ）ゲート回
路とによって周辺回路チップ８を構戒することができる
。この場合、上記アンドくＡＮＤ）ゲート回路の出力は
、同図に示されているインバータ回路を介して下側の４
Ｍ完全良品チップ７Ｃにイネーブル信号ＣＥとして伝え
られる。

なお、アウトプットイネーブル信号ＯＥは、それぞれの
完全良品チップ７Ｃのアウトプットイネーブル端子に共
通に供給されている。

〔実施例２〕 第７図は本発明による半導体装置のさらに他の実施例を
示す概略ブロック説明図である。

第７図の実施例は、外部回路としての周辺回路チップ８
を各パーシャル不良チップ７Ａ，７Ｂに内蔵する構造と
したものである。同図においては、コノ周辺回路チップ
８を内蔵したパーシャル不良チップが７Ａ’　および７
Ｂ’　として示されている。

同図において、１８．１８Ｐ，１９および１９Ｐはチッ
プ上に設けられたボンディングパッドである。同図にお
いて、Ａ　＋　，およびＰＡ１７は互いに同じアドレス
信号であり、最上位アドレス信号を示している。また、
ＣＥおよびＰＣＢも互いに同じチップイネーブル信号で
ある。同図においては、説明を容易にするために、パー
シャル不良チップ用として、アドレス信号ＦＡ＋ｔおよ
びチツプイネーブル信号ＰＣＥが完全良品チップ用とし
て、アドレス信号Ｐ　Ａ＋ｔおよびチップイネーブル信
号ＰＣＥが完全良品チップ用のアドレス信号Ａ　＋　ｔ
およびチップイネーブル信号ＣＥとは別に示されている
。ただし、前述のように、互いに同じ信号である。

最上位アドレス信号Ａ＋ｔ　（　Ｆ　Ａ＋ｔ）は、４Ｍ
ビットのメモリアレイのうち、前半の２Ｍビットを選ぶ
のか、後半の２Ｍビットを選ぶのかを定めるアドレス信
号である。たとえば、この最上位アドレス信号Ａ　Ｉ　
７がハイレペルにされているとき、前半の２Ｍビットが
選択され、上記アドレス信号Ａ，，がロウレベルにされ
ているとき、後半の２Ｍビットが選択される。

もし、チップ７Ａ゜　（あるいは７Ｂ′）が完全良品で
あった場合、そのチップは単独で１個のパッケージに封
止される。この場合、前記最上位アドレス信号ＡＩ１は
、ボンディングワイヤを介して前記ボンディングバッド
ｌ８に供給され、チップイネーブル信号ＣＥはボンディ
ングワイヤを介してボンディングパッドｌ９に供給され
る。そして、この場合には、スイッチＳＷＩおよびＳＷ
２のそれぞれがオープンされる。これにより、４Ｍビッ
トメモリアレイには図示されていないボンディングパッ
ドを介してアドレス信号Ａ。−Ａ．が供給されると共に
、アンド（ＡＮＤ）ゲート回路を介して最上位アドレス
信号Ａ＋ｔが供給されるようになる。また、チップイネ
ーブル信号ＣＥもボンディングパッド１９を介して４Ｍ
ビットメモリアレイに供給されるようになる。そのため
、４Ｍビットメモリアレイは前記チップイネーブル信号
ＣＥがロウレベルにされているとき、前記アドレス信号
八〇　〜Ａ　１　１によって指示されたメモリセルのデ
ータを出力データＤ０　〜Ｄ　Ｉ　８として出力する。

なお、４Ｍビットメモリアレイに関しては、後で第９図
（Ａ）および第９図（Ｂ）用いて説明する。

前記チップ？Ａ’および７Ｂ’　がパーシャル不良チッ
プであった場合、ボンディングパッドｌ８Ｐおよび１９
Ｐが選択され、選択されたパッドｌ８Ｐにはアドレス信
号ＦＡ＋ｔ（Ａ＋１）が供給され、パッド１９Ｐにはチ
ップイネーブル信号ＰＣＥ　（ＣＥ）が供給されるよう
にボンディングワイヤによって結線が行われる。この場
合、ボンデイングパッドｌ８および１９は、どこにも接
続されない。

また、前記スイッチＳＷＩおよびＳＷ２のいずれかが選
択され、選択されたスイッチはクローズ（ｃｌｏｓｅ）
あるいはオープンされる。このとき、残りのスイッチは
反対に、オープンあるいはクローズされる。いずれのス
イッチを選択するかは、同じチップ上に形或されている
メモリアレイのいずれの部分が不良（前半あるいは後半
〉であるかによって決められる。もし、チップ？Ａ’　
に形或された４Ｍビットメモリアレイが後半２Ｍビット
良品のメモリアレイであった場合、前記スイッチＳＷ２
が選択され、クローズされる。これにより、このチップ
７Ａ’　に形或された４Ｍビットメモリアレイにはロウ
レベル（Ｖｓｓ）の最上位アドレス信号Ａ　Ｉ　７がア
ンドゲート回路から供給される。この場合、前述した実
施例から理解できるように、前半２Ｍビットが良品な４
Ｍビットメモリアレイを有するパーシャル不良チップが
、前記チップ７Ｂとして使われる。この場合、チップ７
Ｂ’　においては、対応するスイッチ（図示せず）が選
択され、クローズされる。これにより、チップ７Ｂにお
ける４Ｍビットメモリアレイには、ハイレベルの信号が
最上位アドレス信号として供給される。

これにより、チップ７Ａ’　　（７Ｂ”〉に形戊された
４Ｍビットメモリアレイは、そのチップイネーブル端子
ＣＥにロウレベルのチップイネーブル信号を受けると、
その後半２Ｍビットの良品メモリアレイ　（その前半２
Ｍビットの良品メモリアレイ）からアドレス信号Ａ０　
〜Ａ　Ｉ　１１によって指示されたメモリセルを選択し
、選択されたメモリセルに保持されていたデータを出力
する。本実施例においては、４Ｍビットメモリアレイの
チップイネーブル端子ＣＥに供給されるチップイネーブ
ル信号が内蔵周辺回路チップ８によって形或される。

特に制限されないが、内蔵周辺回路チップ８はプログラ
マブル回路であり、特に制限されないが、パッケージに
封止する前の工程でプログラムされる。同様に、前記ス
イッチＳＷｌおよびＳＷ２もパッケージに封止する前の
工程でプログラムされる。また、アドレスラインＡ＋ｔ
　（　Ｐ　Ａｃｔ）およびチップイネーブルラインＣＥ
　（ＰＣＥ）とボンディングパッド１８（１８Ｐ）およ
び１９　（１９Ｐ）との間の接続もパッケージに封止す
る前に行われる。

上述した例においては、チップ１７Ａ゜における内蔵周
辺回路チップ８は、イップイネーブル信号ＣＥ　（ＰＣ
Ｅ）がロウレベルでアドレス信号Ａ１ｑ　（Ｐ　Ａ１ｔ
）　カロウレベルのとき、ロウレベルの信号を形戒する
ようにプログラムされる。これに対して、チップ７Ｂ’
　における内蔵周辺回路（図示せず〉は、チップイネー
ブル信号ＣＥ　（ＰＣＢ）がロウレベルでアドレス信号
Ａ＋ｖ　（Ｐ　Ａ＋ｔ）がハイレベルのときにロウレベ
ルの信号を形戊するようにプログラムされる。

このように、本実施例においては、周辺回路チプ８およ
びアンドゲート回路などが、四Ｍビットメモリアレイと
共に１個のチップ上に形戊される。

そのため、２個のパーシャル不良チップのそれぞれの良
品部分を使って４Ｍビットの良品パッケージを得ること
ができる。しかも、前記した実施例と同様に、パッケー
ジの形状およびビン配置を４Ｍビット完全良品チップの
パッケージと同じにしてあるため、互換性が良い。

本実施例においては、外部回路内蔵型であることにより
、周辺回路チップ８を別搭載することが不要となり、有
用である。

第９図（Ａ）および第９図（Ｂ）には本発明の一実施例
が示されている。これらの図において、７Ａ’．７Ｂ’
　および７Ｃ’　のそれぞれはチップを示しており、各
チップには４Ｍビットメモリアレイと周辺回路８゛とが
形戊されている。さらに、各チップにはボンディングパ
ッドＡ，Ｏ，ＣＥ，ＣＥＬ，ＣＥＨおよびＤが形或され
ている。これらのチップにおける４Ｍビットメモリアレ
イ　（７Ａ，７Ｂ．７Ｃ）は、第６図のメモリチップ７
Ｃと類似しており、アドレス信号八〇　〜Ａ．を受ける
ためのアドレス端子（図示せず）、チップイネープル信
号ＣＥを受けるためのチップイネーブル端子（図示せず
）、アウトプットイネーブル信号ＯＥを受けるためのア
ウトプットイネーブル端子（図示せず）およびデータＤ
ｏ　＝Ｄ＋ｓを出力するためのデータ出力端子（図示せ
ず）を有する。この４Ｍビットメモリアレイと共に１個
のチップに形戊された前記屑辺回路８′は、同じチップ
に形或された４Ｍビットメモリアレイがパーシャル不良
アレイであった場合、メモリアレイの良品部分を有効に
使うために設けられている。

第９図（Ａ）に示されているように、前記周辺回路８゜
は、特に制限されないが、３人力のノア（ＮＯＲ）ゲー
ト回路ＮＯＲ，インバータ回路■Ｖｌ，ＩＶ２および抵
抗素子Ｒｌ，Ｒ２によって構成されている。前記ノアゲ
ート回路ＮＯＲの第１の人力端子は、インバータＩＶＩ
を介してパッドＣＥＨに接続され、その第２の人力端子
はバッドＣＥＬに接続され、その第３の入力端子はパッ
ドＣＥに接続されている。また、前記ノアゲート回路Ｎ
ＯＲの出力信号は、インバータＩＶ２を介して、内部チ
ップイネーブル信号で１として４Ｍビットメモリアレイ
の図示されていないチップイネーブル端子に供給される
。前記インバータ■ｖｌの入力は、また、前記抵抗素子
Ｒ１を介して回路の電源電圧ノードＶｃｃに接続され、
上記ノアゲート回路ＮＯＲの第２人力端子は、抵抗素子
Ｒ２を介して回路の接地電位ノードＶｓｓに接続されて
いる。前記抵抗素子Ｒ１はバッドＣＥＨがオーブンにさ
れているとき、インバータＩＶＩにハイレベルを供給す
るためのプルアップ端子として働き、前記抵抗素子Ｒ２
はパッドＣＥＬがオーブンにされているとき、前記第２
人力端子にロウレベルを供給するためのプルダウン素子
として働く。

これらの図面には示されていないが、前記４Ｍビットメ
モリアレイは、メモリアレイ，アドレスデコーダおよび
出力アンプを有する、いわゆる縦形ＲＯＭ　（リードオ
ンリメモリ）によって構成されている。前記アドレスデ
コーダは、前記パッドＡを介してアドレス信号Ａｎ　”
−Ａｃｔを受けると共に、前記周辺回路８゛からの内部
チップイネーブル信号τ下とを受ける。このアドレスデ
コーダは前記内部チップイネーブル信号τ１のロウレベ
ルに応答して活性化され、アドレス信号八〇〜Ａ　Ｉ７
の組み合わせにしたがったワード線とデータ線を前記メ
モリアレイから選択する。この選択動作によって、前記
メモリアレイから１６個のメモリセルが選択され、選択
されたメモリセルの保持データが前記出力アンプに供給
される。出力アンプは前記アウトプットイネーブル信号
ＯＥのロウレベルに応答して活性化され、メモリセルか
ら供給された保持データにしたがったデータをバツドＤ
に供給する。これらの説明から理解されるように、前記
バッドＡはｌ８個、前記パッドＤは１６個チップ上に設
けられている。このようなメモリアレイは、たとえば米
国特許出願（出願シリアルＮ（Ｌ　２６９７０２、出願
日：１９８８年ｌ１月１０日〉およびこれに対応した日
本特許出願に記載されている。この米国特許出願の第１
図において、Ｘアドレスデコーダ（　Ｘ−ｄｅｃ）およ
びＹアドレスデコーダ（　Ｙ−ｄｅｃ）が上述したアド
レスデコーダとみなされ、データ出力回路（ＤＯＣ）が
前記出力アンプとみなされる。この場合、前記Ｘ，Ｙ−
アドレスデコーダ（Ｘ　−ｄｅｃ　１Ｙ−ｄｅｃ）は、
前記内部チップイネーブル信号丁７のロウレベルによっ
て活性化されるように変更され、同じく前記データ出力
回路（ＤＯＣ）は前記アウトプットイネーブル信号ＯＥ
のロウレベルによって活性化されるように変更される。

本実施例における４Ｍビットメモリアレイは、次の述べ
る状態のときに活性化される。すなわち、（ｌ）．パッ
ドＣＥにロウレベルの信号が供給されると共に、パッド
ＣＥＨ，ＣＥＬがオーブンにされている状態、（２）．
パッドＣＥ，ＣＥＬにロウレベルの信号が供給されると
共に、パッドＣＥＨがオーブンにされている状態、（３
）．パッドＣＥにロウレベルの信号が供給され、バッド
ＣＥＨにハイレベルの信号が供給され、バッドＣＥＬが
オーブンにされている状態、（４）．パッドＣＥ，ＣＥ
Ｌにロウレペルの信号が供給されると共に、バッドＣＥ
Ｈにハイレベルの信号が供給されている状態。

第９図（Ａ）において、ＰＣＥは外部チップイネーブル
信号（単にチップイネーブル信号とも称する）ＣＥを受
けるためのリードであり、ＰＯＥは外部アウトプットイ
ネーブル信号（単にアウトプットイネーブル信号とも称
する）ＯＥを受けるためのリードである。また、Ｐ　Ａ
ｏ　＝　Ｐ　／’＋ｔはアドレス信号八〇〜Ａ　Ｉ　１
を受けるためのリードであり、ＰＤ０〜Ｐ　Ｉ）＋ｓは
データＤ０〜Ｄ　Ｉ　Ｓを出力するためのリードである
。

この第９図（Ａ）には、チップに形或された４Ｍビット
メモリアレイが完全良品の場合、すなわち欠陥を持って
いない場合を示している。検査によって欠陥を持ってい
ないことが判定された場合、チップ７Ｃ’　におけるパ
ッドＣＥ，Ａ，○およびＤは、同図に示されているよう
に、リードＰＣＥＰＡｏ〜Ｐ　Ａｃｔ．　Ｐ　Ｏ　Ｅお
よびＰＤＯ　〜Ｐ　Ｄ．にボンディングワイヤによって
電気的に接続される。

そのため、この完全良品の４Ｍビットメモリアレイ７Ｃ
は、チップイネープル信号ＣＥ，　アドレス信号Ａ０〜
Ａｃｔおよびアウトプットイネーブル信号○Ｅによって
制御されることになる。その後、このシングルチップ７
Ｃ’　はレジン材科を用いたトランスファモールド法に
よってパッケージに封止される。同図にはこのパッケー
ジがＴＭＰとして示されている。

第９図（Ｂ）には、２個のパーシャル不良チップ７Ａ’
および７Ｂ’　を用いて構成された半導体メモリ装置が
示されている。これらのチップ７ＡおよびＴＢ’　は、
上述したチップ７Ｃ’　と同じ構成にされている。この
ため、これらのチップ７Ａ゜および７Ｂ’　の構成は示
されていない。

これらのチップ７Ａ’　および７Ｂ’　は検査によって
パーシャル不良チップと予め判定されている。

本実施例においては、４Ｍビットメモリアレイ７Ａは、
後半２Ｍビットが良品のメモリアレイであり、４Ｍビッ
トメモリアレイ７Ｂは、前半２Ｍビットが良品のメモリ
アレイであると判定されている例を示している。本実施
例においては、これらのチップ？Ａ’　および７Ｂ’　
を用いて４Ｍビットの記憶容量を持つ１個の半導体メモ
リ装置が形或される。この４Ｍビットの半導体メモリ装
置は、１個の４Ｍビット完全良品チップを有する半導体
メモリ装置と、パッケージの形状およびリード線の配置
において完全に互換性を持つ。

本実施例においては、最上位アドレス信号Ａ　１　７が
ロウレベルのとき、４Ｍビットメモリアレイのうちの後
半２Ｍビットメモリアレイが選択され、アドレス信号Ａ
　ｌｔがハイレベルのときに、４Ｍビットメモリアレイ
のうちの前半２Ｍビットのメモリアレイが選択される。

すなわち、前述した第７図の実施例と同様に、最上位ア
ドレス信号Ａ１７の電位にしたがって、前半の２Ｍビッ
トのメモリアレイまたは後半の２Ｍビットのメモリアレ
イが選択される。選択された半分のメモリアレイ　（２
Ｍビット分〉から、アドレス信号Ａ０〜Ａ　Ｉ　８によ
って指示されたメモリセルが選択され、この選択された
メモリセルの保持データが出力される。

４Ｍビットメモリアレイから良品のメモリアレイを指示
するアドレス信号（あるいは、不良品部分を指示するア
ドレス信号）にしたがってコントロールバッドＣＥＬお
よびＣＥＨのうちの１個が選択され、選択されたコント
ロールパッドに対して前記アドレス信号が供給される。

すなわち、前記チップ７Ａ“において、最上位アドレス
信号Ａ，，が後半２Ｍビットの良品メモリアレイを指示
するとキ（Ａ＋ｔがロウレベル）、アクティブレベル（
ロウレベル）の内部チップイネーブル信号Ｃｅが前記周
辺回路８′によって形戊されるように、コントロールパ
ッドＣＥＬが選択される。同様に、前記チップ７Ｂ’　
においては、最上位アドレス信号Ａ　＋　ｑが前半２Ｍ
ビットの良品レジストを指示するとき（Ａ１，がハイレ
ベル）、アクティブレベルの内部チップイネーブル信号
てＴが周辺回路８゜によって形或されるように、コント
ロールパッドＣＥＨが選択される。これらの選択された
コントロールパッドＣＥＬ，ＣＥＨは最上位アドレス信
号Ａ　＋　ｔを受けるためのリードＡ　ｌ　ｔに電気的
に接続される。

また、本実施例においては、各チップ？Ａ’および７Ｂ
’が外部チップイネーブル信号ＣＥに応答するように、
各チップイネーブルパッドＣＥがリードＰＣＢに接続さ
れる。なお、４Ｍビットメモリアレイ７Ａおよび７Ｂの
それぞれから所望の１６ビットのデータ（言い換えるな
らば、１６個のメモリセル〉を選択するために、１８個
のアドレス信号が各メモリアレイ７Ａおよび７Ｂに供給
される。すなわち、リードＰＡｏ　〜ＰＡ＋ｔおよびボ
ンディングパッドＡを介して、各メモリアレイ７Ａおよ
び７Ｂにアドレス信号Ａ０〜Ａ　ｌ　ｆｆが供給される
。すなわち、最上位アドレス信号ＡＩＴは周辺回路８゜
　とメモリアレイ７Ａ（７Ｂ）とに共通に供給される。

各メモリアレイ７Ａおよび７Ｂは、リードＰＯＥおよび
パッド○を介して外部アウトプットイネーブル信号ＯＥ
を受けると共に、パッドＤおよびリードＰＤＯ　〜ＰＤ
．Ｓを介してデータを出力する。

前記チップ７Ａ’　に形戊された周辺回路８′　は、バ
ッドＣＥＬおよびＣＥの電位によって制御され、これら
のパッドの電位がロウレベルのとき、アクティブレベル
を持つ内部チップイネープル信号てτを形成する。すな
わち、チップイネーブル信号ＣＥがロウレベルにされる
と共に、最上位アドレス信号Ａ　Ｉ　’ｌがロウレベル
にされると、アクティブレベルの内部チップイネーブル
信号ｃｅはアドレス信号八〇　〜Ａ　Ｉ　’ｌによって
指示されたメモリセルに保持されているデータをリード
ＰＤＯ　〜ＰＤ＋ｓへ出力する。

これに対して、チップ７Ｂ’　に形威された周辺回路８
′は、パッドＣＥＨおよびＣＥにおける電位によって制
御される。すなわち、最上位アドレス信号Ａ　１　７が
ハイレベルで外部チップイネーブル信号ＣＥがロウレベ
ルにされたとき、前記周辺回路８゛はアクティブレベル
の内部チップイネーブル信号で下を形或する。このアク
ティブレベルの信号『τに応答して、４Ｍビットメモリ
アレイ７Ｂはアクティブ状態にされ、アドレス信号Ａ０
〜Ａ　ｌ　ｆｆによって指示されたメモリセルのデータ
をリードＦＤ．〜ＰＤ＋ｓへ出力する。

これらのチップ７Ａ’および７Ｂ’　は、１個のパッケ
ージＴＭＰに封止される。このパッケージＴＭＰは第９
図（Ａ）に示されたパッケージＴＭＰと同じ状態、同じ
リード線の配置を有している。

そのため、第９図（Ａ）に示された４Ｍビットの半導体
メモリ装置あるいは１個の４Ｍビットの完全良品チップ
を有する４Ｍビットの半導体メモリ装置の代わりに、パ
ーシャル不良チップを使って形戊した第９図（Ｂ）の半
導体メモリ装置を回路基板（たとえばプリントボード〉
上に実装することができる。しかも、この場合、回路基
板を変更する必要はない。また、第７図の実施例と同様
に、特別のチップ（周辺回路チップ８）を形戊しなくて
もよい。

なお、リードＰＤＯ　〜Ｐ　Ｉ）＋ｓは、パッケージ内
の内部バスを介して各チップに結合されてもよい。

また、各メモリアレイ７Ａおよび７Ｂのそれぞれの出力
はゲート回路を介して前記内部バスに結合されるように
してもよい。この場合、各チップ上の前記ゲート回路は
、最上位アドレス信号Ａ１とアウトプットイネーブル信
号ＯＥとによって制御することもできる。

〔実施例３〕 第８図は本発明のさらに他の実施例である半導体装置の
概略ブロック図である。

この実施例においては、たとえば出力ビフｌ−Ｄ。〜Ｄ
１のうち、出力ビッ｝Ｄｏ　〜Ｄ，が良品で、Ｄ，〜Ｄ
，が不良品であるパーシャル不良チップ７Ｄと、出力ビ
ットＤ，〜Ｄ，が良品で、Ｄ０　〜Ｄ，が不良品のパー
シャル不良チップ７Ｅを組み合わせてモジュールとして
１個の完全良品を構成したものである。

この場合、アドレスＡ。−Ａ　ｌ７を２個のパーシャル
不良チップ？Ｄ，？Ｅにアドレスバスとして印加し、Ｄ
０〜Ｄ，が良品のパーシャル不良チッブ７Ｄと、Ｄ４　
〜Ｄ，が良品のパーシャル不良チップ７Ｅとの各々の出
力をＤ。−Ｄ，の良品チップ出力としてのデータ出力に
使用することができる。

また、本実施例では、周辺回路を構成する外部回路が不
要であるという利点も得られる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、パーシャル不良チップは２個以上のものを用
いて少なくともｌ個以上の完全良品を構成すればよく、
そのパーシャル不良チップや完全良品の個数に制限はな
い。

また、パーシャル不良チップの不良部分と良品部分の態
様にも特に制限されない。

以上の説明では主として本発明者によってなされた発明
をその利用分野であるマスクＲＯＭ型の半導体装置に適
用した場合について説明したが、これに限定されるもの
ではなく、たとえばそれ以外のＲＯＭ型半導体装置など
にも適用できる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

（ｌ）．部分的に不良部品を有するパーシャル不良チッ
プを有効利用して、完全良品と同等かつ互換可能な半導
体装置を得ることができる。

（２）．特に、ビンの配置やパッケージの外形ないし外
観を完全良品のものと同じにすることにより、検査や実
装、信号の印加などにおいて互換性のある半導体装置を
得ることができ、極めて有用である。

（３）．従来は廃棄処分とされていたパーシャル不良チ
ップが無駄になることがなく、コストを低減することが
できる。

（４）．前記（１）．　（３）により、半導体メモリが
大容量化し、またチップサイズが大形化しても、歩留り
の低下を抑制し、量産化、低コスト化を実現することが
できる。

（５）．前記（１）．　（３）．　（４）により、半導
体装置の受注から量産出荷の期間を短縮することができ
る。

（６）．周辺回路（外部回路〉をメモリチップ内に内蔵
することにより、周辺回路チップを別搭載することなく
、モジュールを構戒することができるので、有利である
。

（７）．出力ビットの一部分に良品部分を有する１つの
パーシャル不良チップと、出力ビットの他の部分に良品
部分を有する他のパーシャル不良チップとを組み合わせ
、前記複数個のパーシャル不良チップをパッケージ内に
封入してなり、完全良品と同等かつ互換可能であること
により、周辺回路を必要とすることなく、モジュールを
構戒することができる。

（８）．１数個のパーシャル不良チップを組み合わせて
モジュール化することに加えて、完全良品チップを複数
個組み合わせてモジュール化することにより、大容量の
半導体メモリモジュールを容易に得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置の断面図、 第２図はその要部の拡大部分断面図、 第３図はそのリード配置などを示す概略的部分平面図、 第４図はその概略的ブロック回路図、 第５図は本発明による半導体装置の製造方法のフローを
示す説明図、 第６図は本発明において完全良品チップを用いて半導体
装置を構成する例を示す概略説明図、第７図は本発明に
よる半導体装置にさらに他の実施例を示す概略ブロック
説明図、 第８図は本発明のさらに他の実施例である半導体装置の
概略ブロック図、 第９図（Ａ）および第９図（Ｂ）のそれぞれは本発明の
他の実施例を示すブロック図である。 １・・・タブ、２・・・インナーリード部、３・・・接
着材、４・・・配線基板、５．６・・・ソルダーレジス
ト、７Ａ．７Ｂ，？Ｄ．７Ｅ・・・パーシャル不良チッ
プ、７Ｃ・・・完全良品チップ、８・・・周辺回路チッ
プ（外部ＳＳ　ｉ）、９・・・接着材、１０．１１・・
・ワイヤ、ｌ２・・・パッケージ、１３・・・アウター
リード部、１４・・・共通アドレスバス、１５・・・デ
ータパス、ｌ６・・・フロッピーディスク（Ｆ／Ｄ）、
ｌ７・・・治具、１８．１８Ｐ．１９，１９Ｐ・・・ボ
ンディングパッド。 第１　図

Claims (1)

1. 【特許請求の範囲】 １、互いに異なる部分に不良個所を持つパーシャル不良
   チップを複数個組み合わせ、前記複数個のパーシャル不
   良チップの良品部分どうしの組み合せにより少なくとも
   １個の完全良品と同等かつ互換可能なモジュールを構成
   し、パッケージ内に封止してなる半導体装置。 ２、読出し専用メモリであることを特徴とする請求項１
   記載の半導体装置。 ３、アドレスの互いに異なる一部分に不良個所を持つパ
   ーシャル不良チップの良品部分を構成する複数個のメモ
   リチップと、該メモリチップの周辺回路とを、リードフ
   レーム上に搭載した基板上に取付け、前記リードフレー
   ムと前記基板との間ならびに該基板と前記メモリチップ
   および周辺回路との間を電気的に接続した後、パッケー
   ジ内に封止してなり、完全良品と同等かつ互換可能であ
   る半導体装置。 ４、前記周辺回路が前記メモリチップ内に内蔵されてい
   ることを特徴とする請求項３記載の半導体装置。 ５、出力ビットの一部分に良品部分を有する１つのパー
   シャル不良チップと、出力ビットの他の部分に良品部分
   を有する他のパーシャル不良チップとを組み合わせ、前
   記複数個のパーシャル不良チップをパッケージ内に封入
   してなり、完全良品と同等かつ互換可能である半導体装
   置。 ６、半導体ウェハ上のチップを完全良品チップ、パーシ
   ャル不良チップ、不良品チップに分類し、前記パーシャ
   ル不良チップのうち、互いに異なる部分に不良個所を持
   つパーシャル不良チップを複数個組み合わせ、これらの
   複数個のパーシャル不良チップの良品部分どうしの組み
   合せにより少なくとも１個の完全良品と同等かつ互換可
   能なモジュールを構成し、パッケージ内に封止すること
   を特徴とする半導体装置の製造方法。 ７、前記完全良品チップを複数個組み合わせて、パッケ
   ージ内に封止することを特徴とする請求項６記載の半導
   体装置の製造方法。