JPH03159341A - 可変長混在パケット転送装置 - Google Patents
可変長混在パケット転送装置Info
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- JPH03159341A JPH03159341A JP1299052A JP29905289A JPH03159341A JP H03159341 A JPH03159341 A JP H03159341A JP 1299052 A JP1299052 A JP 1299052A JP 29905289 A JP29905289 A JP 29905289A JP H03159341 A JPH03159341 A JP H03159341A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims description 12
- 238000000926 separation method Methods 0.000 claims description 3
- 206010010099 Combined immunodeficiency Diseases 0.000 description 76
- 238000010586 diagram Methods 0.000 description 9
- 238000001360 collision-induced dissociation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＣＩＴＴ勧告Ｘ、２５により規定されてい
るＨＤＬＣフォーマットのパケットデータと非ＨＤＬＣ
フォーマットのパケットデータとが同一データ回線上に
混在して転送されるディジタル情報伝送のパケット転送
装置に利用する。特に、ＨＤＬＣフォーマットおよび非
ＨＤＬＣフォーマットの各々が可変長パケットに対応で
きるパケット転送方式に関するものである。
るＨＤＬＣフォーマットのパケットデータと非ＨＤＬＣ
フォーマットのパケットデータとが同一データ回線上に
混在して転送されるディジタル情報伝送のパケット転送
装置に利用する。特に、ＨＤＬＣフォーマットおよび非
ＨＤＬＣフォーマットの各々が可変長パケットに対応で
きるパケット転送方式に関するものである。
本発明は可変長混在パケット転送装置において、パケッ
トセル識別子をＨＤＬＣパケットと非ＨＤＬＣパケット
との区別用およびパケット識別子シーケンスチェック用
として使用し、パケットセル識別子の値が「０」のとき
にはＨＤＬＣパケット、「１」のときには非ＨＤＬＣパ
ケットの先頭パケットセル、「２」のときには非ＨＤＬ
Ｃパケットの中間パケットセルおよび「３」のときには
非ＨＤＬＣパケットの最終パケットセルとし、非ＨＤＬ
Ｃパケットのデータ内容の区分は別に設定することによ
り、 非ＨＤＬＣフォーマットの２種以上のメディアを取扱う
ことができるようにしたものである。
トセル識別子をＨＤＬＣパケットと非ＨＤＬＣパケット
との区別用およびパケット識別子シーケンスチェック用
として使用し、パケットセル識別子の値が「０」のとき
にはＨＤＬＣパケット、「１」のときには非ＨＤＬＣパ
ケットの先頭パケットセル、「２」のときには非ＨＤＬ
Ｃパケットの中間パケットセルおよび「３」のときには
非ＨＤＬＣパケットの最終パケットセルとし、非ＨＤＬ
Ｃパケットのデータ内容の区分は別に設定することによ
り、 非ＨＤＬＣフォーマットの２種以上のメディアを取扱う
ことができるようにしたものである。
従来、パケット転送装置は、誤り時に再送を行わない非
ＨＤＬＣパケットと誤り時に再送を行うＨ Ｄ Ｌ Ｃ
（Ｘ． ２５）パケットとを同一データ伝送路上に混
在させる方式として、パケットを固定長のデータに区切
って誤り訂正コード付のヘッダを付加した「パケットセ
ル」の概念を導入し、ＨＤＬＣパケット（可変長）の場
合はパケットセル識別子（以下、ＣＩＤという。）を「
０」とし、非ＨＤＬＣパケット（固定長）の場合はＣＩ
Ｄを「０」以外の数とし、ＨＤＬＣパケットなのか非Ｈ
ＤＬＣバケットなのかを表示（送信時）または認識（受
信時）する方式があった。
ＨＤＬＣパケットと誤り時に再送を行うＨ Ｄ Ｌ Ｃ
（Ｘ． ２５）パケットとを同一データ伝送路上に混
在させる方式として、パケットを固定長のデータに区切
って誤り訂正コード付のヘッダを付加した「パケットセ
ル」の概念を導入し、ＨＤＬＣパケット（可変長）の場
合はパケットセル識別子（以下、ＣＩＤという。）を「
０」とし、非ＨＤＬＣパケット（固定長）の場合はＣＩ
Ｄを「０」以外の数とし、ＨＤＬＣパケットなのか非Ｈ
ＤＬＣバケットなのかを表示（送信時）または認識（受
信時）する方式があった。
しかし、このような従来のパケット転送装置では、ＣＩ
Ｄとして２ビット誤り訂正可能な８ビットの４パタンを
もっており、これらは各々「０」、「１」、「２」、「
３」を示すものとして定義され、ヘッダ（パケットセル
ヘッダ）としてパケットセルに付加され、そのパケット
セルのデータ部が、 ■ 「０」はＨＤＬＣパケットのデータ、■ 「１」は
非ＨＤＬＣパケットＡのデータ （１パケットがｎパケ
ットセル構或の場合は（ｎ −１）個）、 ◎ 「２」は非ＨＤＬＣパケットＢのデータ （１パケ
ットがｎパケットセル構成の場合は（ｎ −１）個）、 ■ 「３」は非ＨＤＬＣパケットの最終パケットセルの
データ（１パケットが複数パケットセルで構戊されてい
る場合のみ使用） であることを表示する。このＣＩＤは、■ ＨＤＬＣパ
ケットと非ＨＤＬＣパケットとの区別、 ■ ｌパケットが複数パケットセルで構戊されている場
合のパケットセル列のチェック（以下、ＣＩＤシーケン
スチェックと云い、構戊パケットセル数はあらかじめ初
期設定（固定〉される。）、■ 非ＨＤＬＣパケットの
データ部が音声データなのか映像データなのかを区別 の三つの役割を持つ。ただし、上述の方式で送信は１パ
ケット分のパケットセルは必ず連続して送出され、また
発生確率の非常に低い８ビッ｝ＣＩＤ中４ビット以上が
誤る場合を考慮しない〔３ビット誤りは検出だけ可能で
あり、このＣＩＤを以後（誤り訂正不能ＣＩＤ）と云う
。〕ことを条件としている。
Ｄとして２ビット誤り訂正可能な８ビットの４パタンを
もっており、これらは各々「０」、「１」、「２」、「
３」を示すものとして定義され、ヘッダ（パケットセル
ヘッダ）としてパケットセルに付加され、そのパケット
セルのデータ部が、 ■ 「０」はＨＤＬＣパケットのデータ、■ 「１」は
非ＨＤＬＣパケットＡのデータ （１パケットがｎパケ
ットセル構或の場合は（ｎ −１）個）、 ◎ 「２」は非ＨＤＬＣパケットＢのデータ （１パケ
ットがｎパケットセル構成の場合は（ｎ −１）個）、 ■ 「３」は非ＨＤＬＣパケットの最終パケットセルの
データ（１パケットが複数パケットセルで構戊されてい
る場合のみ使用） であることを表示する。このＣＩＤは、■ ＨＤＬＣパ
ケットと非ＨＤＬＣパケットとの区別、 ■ ｌパケットが複数パケットセルで構戊されている場
合のパケットセル列のチェック（以下、ＣＩＤシーケン
スチェックと云い、構戊パケットセル数はあらかじめ初
期設定（固定〉される。）、■ 非ＨＤＬＣパケットの
データ部が音声データなのか映像データなのかを区別 の三つの役割を持つ。ただし、上述の方式で送信は１パ
ケット分のパケットセルは必ず連続して送出され、また
発生確率の非常に低い８ビッ｝ＣＩＤ中４ビット以上が
誤る場合を考慮しない〔３ビット誤りは検出だけ可能で
あり、このＣＩＤを以後（誤り訂正不能ＣＩＤ）と云う
。〕ことを条件としている。
上述の方式は以上のような仕様のために、非ＨＤＬＣパ
ケットは初期設定により定まるパケット長（構或パケッ
トセル数）を持った音声および映像の計２種の固定長パ
ケットしかあつかえず、多様な３種以上のメディアをそ
れぞれ可変なパケット長（構或パケットセル数）で通信
することができない欠点があった。
ケットは初期設定により定まるパケット長（構或パケッ
トセル数）を持った音声および映像の計２種の固定長パ
ケットしかあつかえず、多様な３種以上のメディアをそ
れぞれ可変なパケット長（構或パケットセル数）で通信
することができない欠点があった。
本発明は上記の欠点を解決するもので、非ＨＤＬＣフォ
ーマットの２種以上のメディアを取扱うことができる可
変長混在パケット転送装置を提供することを目的とする
。
ーマットの２種以上のメディアを取扱うことができる可
変長混在パケット転送装置を提供することを目的とする
。
本発明は、プロセッサからＨＤＬＣバケットを入力する
ＨＤＬＣデータ送信回路と、上記プロセッサから非ＨＤ
ＬＣパケットを入力する非ＨＤＬＣデータ送信回路と、
上記二つのデータ送信回路の出力信号をそれぞれ固定長
のパケットセルに分割しＨＤＬＣ手順のフラグとは独立
に８ビットの誤り訂正符号付きのパケットセル識別子を
パケットセルヘツダとして付加し多重して送信データ線
に送出する多重手段と、受信データ線上の受信データを
入力しＨＤＬＣパケットセルと非ＨＤＬＣパケットセル
とを分離する分離手段と、この分離手段からＨＤＬＣパ
ケットセルを入力し可変長のＨＤＬＣパケットを上記プ
ロセッサに与えるＨＤＬＣデータ受信回路と、上記分離
手段から非ＨＤＬＣパケットセルを入力し可変長の非Ｈ
ＤＬＣパケットを上記プロセッサに与える非ＨＤＬＣデ
ータ受信回路とを備えた可変長混在パケット転送装置に
おいて、上記多重手役は、上記ＨＤＬＣデータ送信回路
の出力信号のパケットセル識別子には「０」を設定し上
記非ＨＤＬＣデータ送信回路の出力信号のパケットセル
識別子には先頭バケットセルのときは「１」、中間パケ
ットセルのときは「２」および最終パケットセルのとき
は「３」を設定する手段を含み、上記分離手段は、上記
設定されたパケットセル識別子の値に基づき分離する手
段を含むことを特徴とする。
ＨＤＬＣデータ送信回路と、上記プロセッサから非ＨＤ
ＬＣパケットを入力する非ＨＤＬＣデータ送信回路と、
上記二つのデータ送信回路の出力信号をそれぞれ固定長
のパケットセルに分割しＨＤＬＣ手順のフラグとは独立
に８ビットの誤り訂正符号付きのパケットセル識別子を
パケットセルヘツダとして付加し多重して送信データ線
に送出する多重手段と、受信データ線上の受信データを
入力しＨＤＬＣパケットセルと非ＨＤＬＣパケットセル
とを分離する分離手段と、この分離手段からＨＤＬＣパ
ケットセルを入力し可変長のＨＤＬＣパケットを上記プ
ロセッサに与えるＨＤＬＣデータ受信回路と、上記分離
手段から非ＨＤＬＣパケットセルを入力し可変長の非Ｈ
ＤＬＣパケットを上記プロセッサに与える非ＨＤＬＣデ
ータ受信回路とを備えた可変長混在パケット転送装置に
おいて、上記多重手役は、上記ＨＤＬＣデータ送信回路
の出力信号のパケットセル識別子には「０」を設定し上
記非ＨＤＬＣデータ送信回路の出力信号のパケットセル
識別子には先頭バケットセルのときは「１」、中間パケ
ットセルのときは「２」および最終パケットセルのとき
は「３」を設定する手段を含み、上記分離手段は、上記
設定されたパケットセル識別子の値に基づき分離する手
段を含むことを特徴とする。
多重手段はＨＤＬＣデータ送信回路の出力信号のパケッ
トセル識別子には「０」を設定し非ＨＤＬＣデータ送信
回路の出力信号の識別子には先頭パケットセルのときは
「１」、中間パケットセルのときは「２」および最終パ
ケットセルのときは「３」を設定する。分離手段は上記
設定されたパケットセル識別子の値に基づきＨＤＬＣパ
ケットセルと非ＨＤＬＣパケットセルとを分離する。以
上の動作により非ＨＤＬＣフォーマットの２種以上のメ
ディアを取扱うことができる。
トセル識別子には「０」を設定し非ＨＤＬＣデータ送信
回路の出力信号の識別子には先頭パケットセルのときは
「１」、中間パケットセルのときは「２」および最終パ
ケットセルのときは「３」を設定する。分離手段は上記
設定されたパケットセル識別子の値に基づきＨＤＬＣパ
ケットセルと非ＨＤＬＣパケットセルとを分離する。以
上の動作により非ＨＤＬＣフォーマットの２種以上のメ
ディアを取扱うことができる。
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例可変長混在パケット転送装置のブロ
ノク，構戊図である。
図は本発明一実施例可変長混在パケット転送装置のブロ
ノク，構戊図である。
第１図において、可変長混在パケット転送装置は、プロ
セッサ３００からＨＤＬＣパケットを入力するＨＤＬＣ
データ送信回路１８と、プロセッサ３００から非ＨＤＬ
Ｃパケットを入力する非ＨＤＬＣデータ送信回路１９と
、上記二つのデータ送信回路の出力信号をそれぞれ固定
長のパケットセルに分割しＨＤＬＣ手順のフラグとは独
立に８ビットの誤り訂正符号付きのパケットセル識別子
をパケットセルヘツダとして付加し多重して送信データ
線１２に送出する多重手段としてシフトレジスタ１３、
送信制御回路１５、クロックセレクタ１６およびマルチ
ブレクサ１７と、受信データ線２上の受信データを入力
しＨＤＬＣパケットセルと非ＨＤＬＣパケットセルとを
分離する分離手段としてシフトレジスタ３、ＣＩＤ値判
定回路５およびクロックセレクタ６と、この分離手役か
らＨＤＬＣパケットセルを入力し可変長のＨＤＬＣパケ
ットをプロセッサ３００に与えるＨＤＬＣデータ受信回
路８と、上記分離手段から非ＨＤＬＣパケットセルを入
力し可変長の非ＨＤＬＣパケットをプロセッサ３００に
与える非ＨＤＬＣデータ受信回路９とを備える。
セッサ３００からＨＤＬＣパケットを入力するＨＤＬＣ
データ送信回路１８と、プロセッサ３００から非ＨＤＬ
Ｃパケットを入力する非ＨＤＬＣデータ送信回路１９と
、上記二つのデータ送信回路の出力信号をそれぞれ固定
長のパケットセルに分割しＨＤＬＣ手順のフラグとは独
立に８ビットの誤り訂正符号付きのパケットセル識別子
をパケットセルヘツダとして付加し多重して送信データ
線１２に送出する多重手段としてシフトレジスタ１３、
送信制御回路１５、クロックセレクタ１６およびマルチ
ブレクサ１７と、受信データ線２上の受信データを入力
しＨＤＬＣパケットセルと非ＨＤＬＣパケットセルとを
分離する分離手段としてシフトレジスタ３、ＣＩＤ値判
定回路５およびクロックセレクタ６と、この分離手役か
らＨＤＬＣパケットセルを入力し可変長のＨＤＬＣパケ
ットをプロセッサ３００に与えるＨＤＬＣデータ受信回
路８と、上記分離手段から非ＨＤＬＣパケットセルを入
力し可変長の非ＨＤＬＣパケットをプロセッサ３００に
与える非ＨＤＬＣデータ受信回路９とを備える。
ここで本発明の特徴とするところは、上記多重手段は、
ＨＤＬＣデータ送信回路１８の出力信号のパケットセル
識別子には「０」を設定し非ＨＤＬＣデータ送信回路１
９の出力信号のパケットセル識別子には先頭パケットセ
ルのときは「１」、中間パケットセルのときは「２」お
よび最終パケットセルのときは「３」を設定する手段を
含み、上記分離手段は、上記設定されたパケットセル識
別子の値に基づき分離する手段を含むことにある。
ＨＤＬＣデータ送信回路１８の出力信号のパケットセル
識別子には「０」を設定し非ＨＤＬＣデータ送信回路１
９の出力信号のパケットセル識別子には先頭パケットセ
ルのときは「１」、中間パケットセルのときは「２」お
よび最終パケットセルのときは「３」を設定する手段を
含み、上記分離手段は、上記設定されたパケットセル識
別子の値に基づき分離する手段を含むことにある。
このような構戊の可変長混在パケット転送装置の動作に
ついて説明する。
ついて説明する。
第２図は本発明の可変長混在パケット転送装置のフレー
ムフォーマットである。第３図は本発明の可変長混在パ
ケット転送装置のＨＤＬＣパケットとパケットセルとの
対応を示す図である。第４図は本発明の可変長混在パケ
ット転送装置の非ＨＤＬＣパケットとパケットセルとの
対応を示す図である。第５図は本発明の可変長混在パケ
ット転送装置ＣＩＤ列を示す図である。第６図は本発明
の可変長混在パケット転送装置受信側のＨＤＬＣパケッ
トと非ＨＤＬＣパケットとの区別およびＣＩＤシーケン
スチェックのアルゴリズムを示すフローチャートである
。
ムフォーマットである。第３図は本発明の可変長混在パ
ケット転送装置のＨＤＬＣパケットとパケットセルとの
対応を示す図である。第４図は本発明の可変長混在パケ
ット転送装置の非ＨＤＬＣパケットとパケットセルとの
対応を示す図である。第５図は本発明の可変長混在パケ
ット転送装置ＣＩＤ列を示す図である。第６図は本発明
の可変長混在パケット転送装置受信側のＨＤＬＣパケッ
トと非ＨＤＬＣパケットとの区別およびＣＩＤシーケン
スチェックのアルゴリズムを示すフローチャートである
。
このような構戊の可変長混在パケット転送装置の動作に
ついて説明する。
ついて説明する。
第２図は伝送路上を流れるフレームフォーマットの一例
であり、同期用ビッ｝Ｓ（８ビット）、パケットセル識
別子ＣＩＤ（８ビット）およびパケットセルデータＣ
Ｄ Ａ Ｔ Ａ （３６０ビット）からなる。同期用ビ
ットＳはパケットセルの区切れ目を送受信装置間でとる
ための同期用ビットであり、この実施例では４パケット
セルに１回同期用ビットＳが現れる。
であり、同期用ビッ｝Ｓ（８ビット）、パケットセル識
別子ＣＩＤ（８ビット）およびパケットセルデータＣ
Ｄ Ａ Ｔ Ａ （３６０ビット）からなる。同期用ビ
ットＳはパケットセルの区切れ目を送受信装置間でとる
ための同期用ビットであり、この実施例では４パケット
セルに１回同期用ビットＳが現れる。
第３図はパケットセルにＨＤＬＣパケットを対応させる
方式を説明するものであり、受信側ではパケットセルを
受信するとまずＣＩＤを判定し、ＣＩＤが「０」である
パケットセルデータＣＤＡＴＡのみを複数個集めてこれ
を一連のピットストリームと認識する。
方式を説明するものであり、受信側ではパケットセルを
受信するとまずＣＩＤを判定し、ＣＩＤが「０」である
パケットセルデータＣＤＡＴＡのみを複数個集めてこれ
を一連のピットストリームと認識する。
第４図はパケットセルに非ＨＤＬＣパケットを対応させ
る方式を説明するものであり、この例では２パケットセ
ル構或の非ＨＤＬＣパケット、３パケットセル構或の非
ＨＤＬＣパケットおよび１パケットセル構或の非ＨＤＬ
Ｃパケットの受信を示している。
る方式を説明するものであり、この例では２パケットセ
ル構或の非ＨＤＬＣパケット、３パケットセル構或の非
ＨＤＬＣパケットおよび１パケットセル構或の非ＨＤＬ
Ｃパケットの受信を示している。
受信側では、パケットセルを受信するとＣＩＤの判定を
行うが、ＨＤＬＣパケットと非ＨＤＬＣパケットとの区
別およびＣＩＤシーケンスチェックは、第４図に示すア
ルゴリズムに従って行われる。
行うが、ＨＤＬＣパケットと非ＨＤＬＣパケットとの区
別およびＣＩＤシーケンスチェックは、第４図に示すア
ルゴリズムに従って行われる。
この処理は、まず、起動して最初のパケットセルのＣ
Ｉ Ｄ，またはあるパケットを受信完了した次のパケッ
トセルのＣＩＤのＣＩＤ判定から始まる。
Ｉ Ｄ，またはあるパケットを受信完了した次のパケッ
トセルのＣＩＤのＣＩＤ判定から始まる。
ＣＩＤが「０」の場合には、ＨＤＬＣパケットのデータ
と判断し、１パケット受信完了となる。
と判断し、１パケット受信完了となる。
ＣＩＤが誤り訂正不能なＣＩＤ（３ビット誤り）の場合
には、そのパケットセルを廃棄する（送信側では、ｌパ
ケット分のパケットセル列は連続して送出され、またＣ
ＩＤは誤って訂正されることはないからＣＩＤが「２」
、「３」についてはここでは考える必要はない。）。
には、そのパケットセルを廃棄する（送信側では、ｌパ
ケット分のパケットセル列は連続して送出され、またＣ
ＩＤは誤って訂正されることはないからＣＩＤが「２」
、「３」についてはここでは考える必要はない。）。
ＣＩＤが「ｌ」の場合には非ＨＤＬＣパケットの先頭パ
ケットセルが入力したと判断し、次のＣＩＤの判定に入
る。ＣＩＤが「１」の次が誤り訂正不能なＣＩＤの場合
には、このＣＩＤは「０」、「１」、「２」、「３」の
すべての場合が考えられ特定ができない。したがって、
誤り訂正不能なＣＩＤのパケットセルとともにＣＩＤが
「ｌ」のパケットセルも廃棄する。
ケットセルが入力したと判断し、次のＣＩＤの判定に入
る。ＣＩＤが「１」の次が誤り訂正不能なＣＩＤの場合
には、このＣＩＤは「０」、「１」、「２」、「３」の
すべての場合が考えられ特定ができない。したがって、
誤り訂正不能なＣＩＤのパケットセルとともにＣＩＤが
「ｌ」のパケットセルも廃棄する。
ＣＩＤが「１」の次のＣＩＤが「０」の場合には、ＣＩ
Ｄが「１」のパケットセルは１パケットセル構或の非Ｈ
ＤＬＣパケットと判断し、ＣＩＤがｒＬ＋のパケットセ
ルはＨＤＬＣパケットのデータと判断して合計二つのパ
ケットの受信完となる。
Ｄが「１」のパケットセルは１パケットセル構或の非Ｈ
ＤＬＣパケットと判断し、ＣＩＤがｒＬ＋のパケットセ
ルはＨＤＬＣパケットのデータと判断して合計二つのパ
ケットの受信完となる。
ＣＩＤがｒｌ」の次のＣＩＤが「３」の場合には、この
二つで２パケットセル構戊の非ＨＤＬＣパケットと判断
し、１パケットの受信完となる。
二つで２パケットセル構戊の非ＨＤＬＣパケットと判断
し、１パケットの受信完となる。
ＣＩＤが「１」の次のＣＩＤが「１」の場合には、前の
「ｌ」はｌパケットセル構或の非ＨＤＬＣパケットと判
断し、■パケット受信完となり、後の「１」は１パケッ
トセル以上の構戒となる非ＨＤＬＣパケットの先頭であ
ると判断できるから、次のＣＩＤのチェックに入る。
「ｌ」はｌパケットセル構或の非ＨＤＬＣパケットと判
断し、■パケット受信完となり、後の「１」は１パケッ
トセル以上の構戒となる非ＨＤＬＣパケットの先頭であ
ると判断できるから、次のＣＩＤのチェックに入る。
ＣＩＤが「１」の次のＣＩＤが「２」の場合には、１パ
ケット中のＣＩＤが「２」の数を示す値ｊをカウントア
ップし、さらに次のＣＩＤの判定に入る。ＣＩＤが「１
」の次のＣＩＤが「２」の場合の次のＣＩＤは誤り訂正
不能なＣＩＤか、またはＣＩＤが「２」か「３」が考え
られ、誤り訂正不能なＣＩＤの場合には、そのパケット
セルとともに先頭のＣＩＤが「１」から最後のＣＩＤが
「２」までの１個のパケットセルを廃棄し、ＣＩＤが「
３」の場合には、ＣＩＤが「１」、ＣＨＤが「２」およ
びＣＩＤが「３」の３パケットセル構或の非ＨＤＬＣパ
ケットと判断し、パケット受信完となる。またＣＩＤが
「１」の次のＣＩＤが「２」のあとに、またＣＩＤが「
２」が続く場合には、次のＣＩＤのチェックに入り、誤
り訂正不能なＣＩＤであれば、先頭のＣＩＤが「１」、
Ｊ個のＣＩＤｒ２Ｊおよび誤り訂正不能なＣＩＤをすべ
て廃棄し、ＣＩＤが「３」ならば、先頭のＣＩＤが「１
」、ｊ個のＣＩＤが「２」およびＣＩＤが「３」をｌパ
ケットと判断し、１パケット受信完となる。以上のよう
に複数パケットセル構或の場合に一つでも誤り訂正不能
なＣＩＤの場合にまたは、ＣｒＤが「１」のあとが誤り
訂正不能なＣＩＤの場合には、１パケット分のパケット
セルをすべて廃棄し、データの信頼性を維持している。
ケット中のＣＩＤが「２」の数を示す値ｊをカウントア
ップし、さらに次のＣＩＤの判定に入る。ＣＩＤが「１
」の次のＣＩＤが「２」の場合の次のＣＩＤは誤り訂正
不能なＣＩＤか、またはＣＩＤが「２」か「３」が考え
られ、誤り訂正不能なＣＩＤの場合には、そのパケット
セルとともに先頭のＣＩＤが「１」から最後のＣＩＤが
「２」までの１個のパケットセルを廃棄し、ＣＩＤが「
３」の場合には、ＣＩＤが「１」、ＣＨＤが「２」およ
びＣＩＤが「３」の３パケットセル構或の非ＨＤＬＣパ
ケットと判断し、パケット受信完となる。またＣＩＤが
「１」の次のＣＩＤが「２」のあとに、またＣＩＤが「
２」が続く場合には、次のＣＩＤのチェックに入り、誤
り訂正不能なＣＩＤであれば、先頭のＣＩＤが「１」、
Ｊ個のＣＩＤｒ２Ｊおよび誤り訂正不能なＣＩＤをすべ
て廃棄し、ＣＩＤが「３」ならば、先頭のＣＩＤが「１
」、ｊ個のＣＩＤが「２」およびＣＩＤが「３」をｌパ
ケットと判断し、１パケット受信完となる。以上のよう
に複数パケットセル構或の場合に一つでも誤り訂正不能
なＣＩＤの場合にまたは、ＣｒＤが「１」のあとが誤り
訂正不能なＣＩＤの場合には、１パケット分のパケット
セルをすべて廃棄し、データの信頼性を維持している。
第５図はその一例を示した図である。
送信側は、誤り訂正コード付の非ＨＤＬＣパケットのデ
ータ内容の区別のための値を非ＨＤＬＣパケットのパケ
ットヘッダに持ち、この値により各パケットセルにフラ
グを付加し送出する。もし何も送るべきデータがない場
合には、フラグを「０」とし、そのパケットセルデータ
として複数個のフラグパクンを送り続ける。
ータ内容の区別のための値を非ＨＤＬＣパケットのパケ
ットヘッダに持ち、この値により各パケットセルにフラ
グを付加し送出する。もし何も送るべきデータがない場
合には、フラグを「０」とし、そのパケットセルデータ
として複数個のフラグパクンを送り続ける。
第１図において、受信動作について説明する。
受信データは受信データ線２より受信クロック信号線１
を介して入力される受信クロンク信号とともにシフトレ
ジスタ３に入力される。シフトレジスタ３にＣＩＤが格
納されるとその値がデータ線４を通じてＣＩＤ値判定回
路５に入力される。ＣＩＤ値判定回路５はＣＩＤを受信
すると誤りがある場合には誤りを訂正し、正しいＣＩＤ
値を信号線５１に出力する。このＣＩＤ値は「０」、「
ｌ」、「２」および「３」のいずれかである。信号線５
１はクロックセレクタ６の制御端子に接続されており、
たとえば信号線５■のＣＩＤ値が「Ｏ」であるならば信
号線６１に受信クロック信号がパケットセルに相当する
時間だけ出力される。同様に信号線５１（７）Ｃ Ｉ
Ｄ値が「１」、「２」、「３」の場合には、受信クロツ
ク信号が信号線６２に出力される。
を介して入力される受信クロンク信号とともにシフトレ
ジスタ３に入力される。シフトレジスタ３にＣＩＤが格
納されるとその値がデータ線４を通じてＣＩＤ値判定回
路５に入力される。ＣＩＤ値判定回路５はＣＩＤを受信
すると誤りがある場合には誤りを訂正し、正しいＣＩＤ
値を信号線５１に出力する。このＣＩＤ値は「０」、「
ｌ」、「２」および「３」のいずれかである。信号線５
１はクロックセレクタ６の制御端子に接続されており、
たとえば信号線５■のＣＩＤ値が「Ｏ」であるならば信
号線６１に受信クロック信号がパケットセルに相当する
時間だけ出力される。同様に信号線５１（７）Ｃ Ｉ
Ｄ値が「１」、「２」、「３」の場合には、受信クロツ
ク信号が信号線６２に出力される。
この結果ＨＤＬＣデータ受信回路８および非ＨＤＬＣデ
ータ受信回路９には、それぞれのデータを受信すべきと
きのみ受信クロック信号が入力されるので、ＨＤＬＣデ
ータ受信回路８および非ＨＤＬＣデータ受信回路９はそ
れぞれ受信クロック信号に同期して信号線３１上の受信
データを取込みＣＩＤに対応した受信データを可変長で
入力することができる。このようにして入力された受信
データは、受信データバス８１、９１を介してプロセッ
サ３００ に通知される。
ータ受信回路９には、それぞれのデータを受信すべきと
きのみ受信クロック信号が入力されるので、ＨＤＬＣデ
ータ受信回路８および非ＨＤＬＣデータ受信回路９はそ
れぞれ受信クロック信号に同期して信号線３１上の受信
データを取込みＣＩＤに対応した受信データを可変長で
入力することができる。このようにして入力された受信
データは、受信データバス８１、９１を介してプロセッ
サ３００ に通知される。
次に送信動作について説明する。プロセッサ３００は、
ＨＤＬＣフォーマットで送信すべき任意長のデータがあ
るときには、送信データパス１８１を介してＨＤＬＣデ
ータ送信回路１８に送信すべきデータを送る。同様に非
ＨＤＬＣデータを送るときには、プロセッサ３００は、
送信データバス１９１を介して送信すべきデータを送る
。ＨＤＬＣデータ送信回路１８および非ＨＤＬＣデータ
送信回路１９は、それぞれプロセッサ３００から送信す
べきデータを受取ると、それぞれの信号線１ｇ２ 、１
９２を活性化し、送信制御回路１５に送信すべき情報の
存在を通知する。このときに送信制御回路１５は、信号
ａｌ８２、１９２上のいずれか一つの送信要求に対して
それに対応するＣＩＤ値をシフトレジスタ１３に書込む
とともに、クロツクセレクタ１６およびマルチプレクサ
１７に対し制御信号を信号線１５１に出力する。ここで
、たとえば、信号線１８２が活性化されているときには
、信号線１５１上のＣＩＤ値は「０」となり、ＨＤＬＣ
データ送信回路１８に信号線１６１を介して送信クロッ
ク信号が入力されるので、信号線１７１にＨＤＬＣフォ
ーマットの出力データが出力される。このときにマルチ
プレクサ１７の制御は信号線１７１の出力が信号線１３
１に出力するようになっているので、ＨＤＬＣデータ送
信回路１８の出力データがシフトレジスタ１３に信号線
１３１を介して入力され、ＣＩＤが「０」に引きつづき
ＨＤＬＣデータの１パケットセル分３６０ ビットが送
信データ線に出力される。これは信号線１９２が活性化
されている場合も同様である。ただし、信号線１９２が
活性化された場合には、１パケットを構或するｎ個のパ
ケットセルにそれぞれ規定通りのｎ個のＣＩＤ値が付加
され、このｎ個のパケットセルがシフトレジスタ１３に
順次書込まれ、連続して送信データ線に出力される。
ＨＤＬＣフォーマットで送信すべき任意長のデータがあ
るときには、送信データパス１８１を介してＨＤＬＣデ
ータ送信回路１８に送信すべきデータを送る。同様に非
ＨＤＬＣデータを送るときには、プロセッサ３００は、
送信データバス１９１を介して送信すべきデータを送る
。ＨＤＬＣデータ送信回路１８および非ＨＤＬＣデータ
送信回路１９は、それぞれプロセッサ３００から送信す
べきデータを受取ると、それぞれの信号線１ｇ２ 、１
９２を活性化し、送信制御回路１５に送信すべき情報の
存在を通知する。このときに送信制御回路１５は、信号
ａｌ８２、１９２上のいずれか一つの送信要求に対して
それに対応するＣＩＤ値をシフトレジスタ１３に書込む
とともに、クロツクセレクタ１６およびマルチプレクサ
１７に対し制御信号を信号線１５１に出力する。ここで
、たとえば、信号線１８２が活性化されているときには
、信号線１５１上のＣＩＤ値は「０」となり、ＨＤＬＣ
データ送信回路１８に信号線１６１を介して送信クロッ
ク信号が入力されるので、信号線１７１にＨＤＬＣフォ
ーマットの出力データが出力される。このときにマルチ
プレクサ１７の制御は信号線１７１の出力が信号線１３
１に出力するようになっているので、ＨＤＬＣデータ送
信回路１８の出力データがシフトレジスタ１３に信号線
１３１を介して入力され、ＣＩＤが「０」に引きつづき
ＨＤＬＣデータの１パケットセル分３６０ ビットが送
信データ線に出力される。これは信号線１９２が活性化
されている場合も同様である。ただし、信号線１９２が
活性化された場合には、１パケットを構或するｎ個のパ
ケットセルにそれぞれ規定通りのｎ個のＣＩＤ値が付加
され、このｎ個のパケットセルがシフトレジスタ１３に
順次書込まれ、連続して送信データ線に出力される。
以上説明したように、本発明は、非ＨＤＬＣフォーマッ
トの２種以上のメディアを取扱うことができ、招来のニ
ーズに幅広く対応できる優れた効果がある。
トの２種以上のメディアを取扱うことができ、招来のニ
ーズに幅広く対応できる優れた効果がある。
第ｌ図は本発明一実施例可変長混在パケット転送装置の
ブロック構或図。 第２図は本発明の可変長混在パケット転送装置のフレー
ムフォーマット。 第３図は本発明の可変長混在パケット転送装置のＨＤＬ
Ｃパケットとパケットセルとの対応を示す図。 第４図は本発明の可変長混在パケット転送装置の非ＨＤ
ＬＣパケットとパケットセルとの対応を示す図。 第５内は本発明の可変長混在パケット転送装置ＣＩＤ列
を示す図。 第６図は本発明の可変長混在パケット転送装置受信側の
ＨＤＬＣパケットと非ＨＤＬＣパケ．７ ｝との区別お
よびＣＩＤシーケンスチェックのアルゴリズムを示すフ
ローチャート。 １・・・受信クロック信号線、２・・・受信データ線、
３、１３・・・シフトレジスタ、４、１４・・・データ
線、５・・・ＣＩＤ値判定回路、６、１６・・・クロッ
クセレクタ、８・・・ＨＤＬＣデータ受信回路、９・・
・非ＨＤＬＣデータ受信回路、１１・・・送信クロック
信号線、１２・・・送信データ線、１５・・・送信制御
回路、１７・・・マルチプレクサ、１８・・・ＨＤＬＣ
データ送信回路、１９・・・非ＨＤＬＣデータ送信回路
、３１、５１、６１、１’３１ 、１５１、１６１ 、
１７１ 、１７２ 、１８２ 、１９２・・・信号線、
８１、９１・・・受信データパス、１８１ 、１９１・
・・送信データパス、３００・・・プロセッサ。
ブロック構或図。 第２図は本発明の可変長混在パケット転送装置のフレー
ムフォーマット。 第３図は本発明の可変長混在パケット転送装置のＨＤＬ
Ｃパケットとパケットセルとの対応を示す図。 第４図は本発明の可変長混在パケット転送装置の非ＨＤ
ＬＣパケットとパケットセルとの対応を示す図。 第５内は本発明の可変長混在パケット転送装置ＣＩＤ列
を示す図。 第６図は本発明の可変長混在パケット転送装置受信側の
ＨＤＬＣパケットと非ＨＤＬＣパケ．７ ｝との区別お
よびＣＩＤシーケンスチェックのアルゴリズムを示すフ
ローチャート。 １・・・受信クロック信号線、２・・・受信データ線、
３、１３・・・シフトレジスタ、４、１４・・・データ
線、５・・・ＣＩＤ値判定回路、６、１６・・・クロッ
クセレクタ、８・・・ＨＤＬＣデータ受信回路、９・・
・非ＨＤＬＣデータ受信回路、１１・・・送信クロック
信号線、１２・・・送信データ線、１５・・・送信制御
回路、１７・・・マルチプレクサ、１８・・・ＨＤＬＣ
データ送信回路、１９・・・非ＨＤＬＣデータ送信回路
、３１、５１、６１、１’３１ 、１５１、１６１ 、
１７１ 、１７２ 、１８２ 、１９２・・・信号線、
８１、９１・・・受信データパス、１８１ 、１９１・
・・送信データパス、３００・・・プロセッサ。
Claims (1)
- 【特許請求の範囲】 １、プロセッサからＨＤＬＣパケットを入力するＨＤＬ
Ｃデータ送信回路と、上記プロセッサから非ＨＤＬＣパ
ケットを入力する非ＨＤＬＣデータ送信回路と、上記二
つのデータ送信回路の出力信号をそれぞれ固定長のパケ
ットセルに分割しＨＤＬＣ手順のフラグとは独立に８ビ
ットの誤り訂正符号付きのパケットセル識別子をパケッ
トセルヘッダとして付加し多重して送信データ線に送出
する多重手段と、受信データ線上の受信データを入力し
ＨＤＬＣパケットセルと非ＨＤＬＣパケットセルとを分
離する分離手段と、この分離手段からＨＤＬＣパケット
セルを入力し可変長のＨＤＬＣパケットを上記プロセッ
サに与えるＨＤＬＣデータ受信回路と、上記分離手段か
ら非ＨＤＬＣパケットセルを入力し可変長の非ＨＤＬＣ
パケットを上記プロセッサに与える非ＨＤＬＣデータ受
信回路とを備えた可変長混在パケット転送装置において
、 上記多重手段は、上記ＨＤＬＣデータ送信回路の出力信
号のパケットセル識別子には「０」を設定し上記非ＨＤ
ＬＣデータ送信回路の出力信号のパケットセル識別子に
は先頭パケットセルのときは「１」、中間パケットセル
のときは「２」および最終パケットセルのときは「３」
を設定する手段を含み、 上記分離手段は、上記設定されたパケットセル識別子の
値に基づき分離する手段を含む ことを特徴とする可変長混在パケット転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29905289A JP2526681B2 (ja) | 1989-11-16 | 1989-11-16 | 可変長混在パケット転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29905289A JP2526681B2 (ja) | 1989-11-16 | 1989-11-16 | 可変長混在パケット転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159341A true JPH03159341A (ja) | 1991-07-09 |
| JP2526681B2 JP2526681B2 (ja) | 1996-08-21 |
Family
ID=17867588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29905289A Expired - Lifetime JP2526681B2 (ja) | 1989-11-16 | 1989-11-16 | 可変長混在パケット転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526681B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350647A (ja) * | 1993-06-03 | 1994-12-22 | Internatl Business Mach Corp <Ibm> | パケット交換網および方法 |
| JP2010257280A (ja) * | 2009-04-27 | 2010-11-11 | Renesas Electronics Corp | シリアル制御装置、半導体装置及びシリアルデータの転送方法 |
| JP2016530764A (ja) * | 2013-12-06 | 2016-09-29 | インテル コーポレイション | リンクファブリックパケットとは非同期なフリットバンドルを用いたリンク転送、ビットエラー検出、及びリンクリトライ |
| US9887804B2 (en) | 2013-12-06 | 2018-02-06 | Intel Corporation | Lane error detection and lane removal mechanism to reduce the probability of data corruption |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177449A (ja) * | 1984-09-25 | 1986-04-21 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ転送制御方式 |
| JPS6238058A (ja) * | 1985-08-12 | 1987-02-19 | Nec Corp | パケツト交換網におけるプロトコル識別方式 |
| JPS634738A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | 可変ブロツク長パケツト交換方式 |
| JPS63164734A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | パケツト中継伝送装置 |
| JPS63301643A (ja) * | 1987-06-01 | 1988-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 局間通信制御方式 |
-
1989
- 1989-11-16 JP JP29905289A patent/JP2526681B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177449A (ja) * | 1984-09-25 | 1986-04-21 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ転送制御方式 |
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| JPS634738A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | 可変ブロツク長パケツト交換方式 |
| JPS63164734A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | パケツト中継伝送装置 |
| JPS63301643A (ja) * | 1987-06-01 | 1988-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 局間通信制御方式 |
Cited By (4)
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| JP2010257280A (ja) * | 2009-04-27 | 2010-11-11 | Renesas Electronics Corp | シリアル制御装置、半導体装置及びシリアルデータの転送方法 |
| JP2016530764A (ja) * | 2013-12-06 | 2016-09-29 | インテル コーポレイション | リンクファブリックパケットとは非同期なフリットバンドルを用いたリンク転送、ビットエラー検出、及びリンクリトライ |
| US9887804B2 (en) | 2013-12-06 | 2018-02-06 | Intel Corporation | Lane error detection and lane removal mechanism to reduce the probability of data corruption |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2526681B2 (ja) | 1996-08-21 |
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