JP2526681B2 - 可変長混在パケット転送装置 - Google Patents
可変長混在パケット転送装置Info
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- JP2526681B2 JP2526681B2 JP29905289A JP29905289A JP2526681B2 JP 2526681 B2 JP2526681 B2 JP 2526681B2 JP 29905289 A JP29905289 A JP 29905289A JP 29905289 A JP29905289 A JP 29905289A JP 2526681 B2 JP2526681 B2 JP 2526681B2
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- hdlc
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- packet cell
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CCITT勧告X.25により規定されているHDLC
フォーマットのパケットデータと非HDLCフォーマットの
パケットデータとが同一データ回線上に混在して転送さ
れるディジタル情報伝送のパケット転送装置に利用す
る。特に、HDLCフォーマットおよび非HDLCフォーマット
の各々が可変長パケットに対応できるパケット転送方式
に関するものである。
フォーマットのパケットデータと非HDLCフォーマットの
パケットデータとが同一データ回線上に混在して転送さ
れるディジタル情報伝送のパケット転送装置に利用す
る。特に、HDLCフォーマットおよび非HDLCフォーマット
の各々が可変長パケットに対応できるパケット転送方式
に関するものである。
本発明は可変長混在パケット転送装置において、 パケットセル識別子をHDLCパケットと非HDLCパケット
との区別用およびパケット識別子シーケンスチェック用
として使用し、パケットセル識別子の値が「０」のとき
にはHDLCパケット、「１」のときには非HDLCパケットの
先頭パケットセル、「２」のときには非HDLCパケットの
中間パケットセルおよび「３」のときには非HDLCパケッ
トの最終パケットセルとし、非HDLCパケットのデータ内
容の区分は別に設定することにより、 非HDLCフォーマットの２種以上のメディアを取扱うこ
とができるようにしたものである。
との区別用およびパケット識別子シーケンスチェック用
として使用し、パケットセル識別子の値が「０」のとき
にはHDLCパケット、「１」のときには非HDLCパケットの
先頭パケットセル、「２」のときには非HDLCパケットの
中間パケットセルおよび「３」のときには非HDLCパケッ
トの最終パケットセルとし、非HDLCパケットのデータ内
容の区分は別に設定することにより、 非HDLCフォーマットの２種以上のメディアを取扱うこ
とができるようにしたものである。
従来、パケット転送装置は、誤り時に再送を行わない
非HDLCパケットと誤り時に再送を行うHDLC（X.25）パケ
ットとを同一データ伝送路上に混在させる方式として、
パケットを固定長のデータに区切って誤り訂正コード付
のヘッダを付加した「パケットセル」の概念を導入し、
HDLCパケット（可変長）の場合はパケットセル識別子
（以下、CIDという。）を「０」とし、非HDLCパケット
（固定長）の場合はCIDを「０」以外の数とし、HDLCパ
ケットなのか非HDLCパケットなのかを表示（送信時）ま
たは認識（受信時）する方式があった。
非HDLCパケットと誤り時に再送を行うHDLC（X.25）パケ
ットとを同一データ伝送路上に混在させる方式として、
パケットを固定長のデータに区切って誤り訂正コード付
のヘッダを付加した「パケットセル」の概念を導入し、
HDLCパケット（可変長）の場合はパケットセル識別子
（以下、CIDという。）を「０」とし、非HDLCパケット
（固定長）の場合はCIDを「０」以外の数とし、HDLCパ
ケットなのか非HDLCパケットなのかを表示（送信時）ま
たは認識（受信時）する方式があった。
しかし、このような従来のパケット転送装置では、CI
Dとして２ビット誤り訂正可能な８ビットの４パタンを
もっており、これらは各々「０」、「１」、「２」、
「３」を示すものとして定義され、ヘッダ（パケットセ
ルヘッダ）としてパケットセルに付加され、そのパケッ
トセルのデータ部が、 「０」はHDLCパケットのデータ、 「１」は非HDLCパケットＡのデータ（１パケットが
ｎパケットセル構成の場合は（ｎ−１）個）、 「２」は非HDLCパケットＢのデータ（１パケットが
ｎパケットセル構成の場合は（ｎ−１）個）、 「３」は非HDLCパケットの最終パケットセルのデー
タ（１パケットが複数パケットセルで構成されている場
合のみ使用） であることを表示する。このCIDは、 HDLCパケットと非HDLCパケットとの区別、 １パケットが複数パケットセルで構成されている場
合のパケットセル列のチェック（以下、CIDシーケンス
チェックと云い、構成パケットセル数はあらかじめ初期
設定（固定）される。）、 非HDLCパケットのデータ部が音声データなのか映像
データなのかを区別 の三つの役割を持つ。ただし、上述の方式で送信は１パ
ケット分のパケットセルは必ず連続して送出され、また
発生確率の非常に低い８ビットCID中４ビット以上が誤
る場合を考慮しない〔３ビット誤りは検出だけ可能であ
り、このCIDを以後（誤り訂正不能CID）と云う。〕こと
を条件としている。
Dとして２ビット誤り訂正可能な８ビットの４パタンを
もっており、これらは各々「０」、「１」、「２」、
「３」を示すものとして定義され、ヘッダ（パケットセ
ルヘッダ）としてパケットセルに付加され、そのパケッ
トセルのデータ部が、 「０」はHDLCパケットのデータ、 「１」は非HDLCパケットＡのデータ（１パケットが
ｎパケットセル構成の場合は（ｎ−１）個）、 「２」は非HDLCパケットＢのデータ（１パケットが
ｎパケットセル構成の場合は（ｎ−１）個）、 「３」は非HDLCパケットの最終パケットセルのデー
タ（１パケットが複数パケットセルで構成されている場
合のみ使用） であることを表示する。このCIDは、 HDLCパケットと非HDLCパケットとの区別、 １パケットが複数パケットセルで構成されている場
合のパケットセル列のチェック（以下、CIDシーケンス
チェックと云い、構成パケットセル数はあらかじめ初期
設定（固定）される。）、 非HDLCパケットのデータ部が音声データなのか映像
データなのかを区別 の三つの役割を持つ。ただし、上述の方式で送信は１パ
ケット分のパケットセルは必ず連続して送出され、また
発生確率の非常に低い８ビットCID中４ビット以上が誤
る場合を考慮しない〔３ビット誤りは検出だけ可能であ
り、このCIDを以後（誤り訂正不能CID）と云う。〕こと
を条件としている。
上述の方式は以上のような仕様のために、非HDLCパケ
ットは初期設定により定まるパケット長（構成パケット
セル数）を持った音声および映像の計２種の固定長パケ
ットしかあつかえず、多様な３種以上のメディアをそれ
ぞれ可変なパケット長（構成パケットセル数）で通信す
ることができない欠点があった。
ットは初期設定により定まるパケット長（構成パケット
セル数）を持った音声および映像の計２種の固定長パケ
ットしかあつかえず、多様な３種以上のメディアをそれ
ぞれ可変なパケット長（構成パケットセル数）で通信す
ることができない欠点があった。
本発明は上記の欠点を解決するもので、非HDLCフォー
マットの２種以上のメディアを取扱うことができる可変
長混在パケット転送装置を提供することを目的とする。
マットの２種以上のメディアを取扱うことができる可変
長混在パケット転送装置を提供することを目的とする。
本発明は、プロセッサからHDLCパケットを入力するHD
LCデータ通信回路と、上記プロセッサから非HDLCパケッ
トを入力する非HDLCデータ送信回路と、上記二つのデー
タ送信回路の出力信号をそれぞれ固定長のパケットセル
に分割しHDLC手順のフラグとは独立に８ビットの誤り訂
正符号付きのパケットセル識別子をパケットセルヘッダ
として付加し多重して送信データ線に送出する多重手段
と、受信データ線上の受信データを入力しHDLCパケット
セルと非HDLCパケットセルとを分離する分離手段と、こ
の分離手段からHDLCパケットセルを入力し可変長のHDLC
パケットを上記プロセッサに与えるHDLCデータ受信回路
と、上記分離手段から非HDLCパケットセルを入力し可変
長の非HDLCパケットを上記プロセッサに与える非HDLCデ
ータ受信回路とを備えた可変長混在パケット転送装置に
おいて、上記多重手段は、上記HDLCデータ送信回路の出
力信号のパケットセル識別子には「０」を設定し上記非
HDLCデータ送信回路の出力信号のパケットセル識別子に
は先頭パケットセルのときは「１」、中間パケットセル
のときは「２」および最後パケットセルのときは「３」
を設定する手段を含み、上記分離手段は、上記設定され
たパケットセル識別子の値に基づき受信したパケットセ
ルをHDLCパケットセルと非HDLCパケットセルとに分離す
る手段と、非HDLCパケットセルの場合に、誤り訂正不能
なパルスセルを廃棄するとともにパケットセル識別子が
「１」のセル単独であった場合を除き、前記パケットセ
ル識別子が「１」から「３」に連続しない複数パケット
セルを受信したときはすべて廃棄する手段とを含むこと
を特徴とする。
LCデータ通信回路と、上記プロセッサから非HDLCパケッ
トを入力する非HDLCデータ送信回路と、上記二つのデー
タ送信回路の出力信号をそれぞれ固定長のパケットセル
に分割しHDLC手順のフラグとは独立に８ビットの誤り訂
正符号付きのパケットセル識別子をパケットセルヘッダ
として付加し多重して送信データ線に送出する多重手段
と、受信データ線上の受信データを入力しHDLCパケット
セルと非HDLCパケットセルとを分離する分離手段と、こ
の分離手段からHDLCパケットセルを入力し可変長のHDLC
パケットを上記プロセッサに与えるHDLCデータ受信回路
と、上記分離手段から非HDLCパケットセルを入力し可変
長の非HDLCパケットを上記プロセッサに与える非HDLCデ
ータ受信回路とを備えた可変長混在パケット転送装置に
おいて、上記多重手段は、上記HDLCデータ送信回路の出
力信号のパケットセル識別子には「０」を設定し上記非
HDLCデータ送信回路の出力信号のパケットセル識別子に
は先頭パケットセルのときは「１」、中間パケットセル
のときは「２」および最後パケットセルのときは「３」
を設定する手段を含み、上記分離手段は、上記設定され
たパケットセル識別子の値に基づき受信したパケットセ
ルをHDLCパケットセルと非HDLCパケットセルとに分離す
る手段と、非HDLCパケットセルの場合に、誤り訂正不能
なパルスセルを廃棄するとともにパケットセル識別子が
「１」のセル単独であった場合を除き、前記パケットセ
ル識別子が「１」から「３」に連続しない複数パケット
セルを受信したときはすべて廃棄する手段とを含むこと
を特徴とする。
多重手段はHDLCデータ送信回路の出力信号のパケット
セル識別子には「０」を設定し非HDLCデータ送信回路の
出力信号の識別子には先頭パケットセルのときは
「１」、中間パケットセルのときは「２」および最終パ
ケットセルのときは「３」を設定する。分離手段は上記
設定されたパケットセル識別子の値に基づきHDLCパケッ
トセルと非HDLCパケットセルとを分離する。以上の動作
により非HDLCフォーマットの２種以上のメディアを取扱
うことができる。
セル識別子には「０」を設定し非HDLCデータ送信回路の
出力信号の識別子には先頭パケットセルのときは
「１」、中間パケットセルのときは「２」および最終パ
ケットセルのときは「３」を設定する。分離手段は上記
設定されたパケットセル識別子の値に基づきHDLCパケッ
トセルと非HDLCパケットセルとを分離する。以上の動作
により非HDLCフォーマットの２種以上のメディアを取扱
うことができる。
本発明の実施例について図面を参照して説明する。第
１図は本発明一実施例可変長混在パケット転送装置のブ
ロック構成図である。
１図は本発明一実施例可変長混在パケット転送装置のブ
ロック構成図である。
第１図において、可変長混在パケット転送装置は、プ
ロセッサ300からHDLCパケットを入力するHDLCデータ送
信回路18と、プロセッサ300から非HDLCパケットを入力
する非HDLCデータ送信回路19と、上記二つのデータ送信
回路の出力信号をそれぞれ固定長のパケットセルに分割
しHDLC手順のフラグとは独立に８ビットの誤り訂正符号
付きのパケットセル識別子をパケットセルヘッダとして
付加し多重して送信データ線12に送出する多重手段とし
てシフトレジスタ13、送信制御回路15、クロックセレク
タ16およびマルチプレクサ17と、受信データ線２上の受
信データを入力しHDLCパケットセルと非HDLCパケットセ
ルとを分離する分離手段としてシフトレジスタ３、CID
値判定回路５およびクロックセレクタ６と、この分離手
段からHDLCパケットセルを入力し可変長のHDLCパケット
をプロセッサ300に与えるHDLCデータ受信回路８と、上
記分離手段から非HDLCパケットセルを入力し可変長の非
HDLCパケットをプロセッサ300に与える非HDLCデータ受
信回路９とを備える。
ロセッサ300からHDLCパケットを入力するHDLCデータ送
信回路18と、プロセッサ300から非HDLCパケットを入力
する非HDLCデータ送信回路19と、上記二つのデータ送信
回路の出力信号をそれぞれ固定長のパケットセルに分割
しHDLC手順のフラグとは独立に８ビットの誤り訂正符号
付きのパケットセル識別子をパケットセルヘッダとして
付加し多重して送信データ線12に送出する多重手段とし
てシフトレジスタ13、送信制御回路15、クロックセレク
タ16およびマルチプレクサ17と、受信データ線２上の受
信データを入力しHDLCパケットセルと非HDLCパケットセ
ルとを分離する分離手段としてシフトレジスタ３、CID
値判定回路５およびクロックセレクタ６と、この分離手
段からHDLCパケットセルを入力し可変長のHDLCパケット
をプロセッサ300に与えるHDLCデータ受信回路８と、上
記分離手段から非HDLCパケットセルを入力し可変長の非
HDLCパケットをプロセッサ300に与える非HDLCデータ受
信回路９とを備える。
ここで本発明の特徴とするところは、上記多重手段
は、HDLCデータ送信回路18の出力信号のパケットセル識
別子には「０」を設定し非HDLCデータ送信回路19の出力
信号のパケットセル識別子には先頭パケットセルのとき
は「１」、中間パケットセルのときは「２」および最終
パケットセルのときは「３」を設定する手段を含み、上
記分離手段は、上記設定されたパケットセル識別子の値
に基づき分離する手段を含むことにある。
は、HDLCデータ送信回路18の出力信号のパケットセル識
別子には「０」を設定し非HDLCデータ送信回路19の出力
信号のパケットセル識別子には先頭パケットセルのとき
は「１」、中間パケットセルのときは「２」および最終
パケットセルのときは「３」を設定する手段を含み、上
記分離手段は、上記設定されたパケットセル識別子の値
に基づき分離する手段を含むことにある。
このような構成の可変長混在パケット転送装置の動作
について説明する。
について説明する。
第２図は本発明の可変長混在パケット転送装置のフレ
ームフォーマットである。第３図は本発明の可変長混在
パケット転送装置のHDLCパケットとパケットセルとの対
応を示す図である。第４図は本発明の可変長混在パケッ
ト転送装置の非HDLCパケットとパケットセルとの対応を
示す図である。第５図は本発明の可変長混在パケット転
送装置CID例を示す図である。第６図は本発明の可変長
混在パケット転送装置受信側のHDLCパケットと非HDLCパ
ケットとの区別およびCIDシーケンスチェックのアルゴ
リズムを示すフローチャートである。
ームフォーマットである。第３図は本発明の可変長混在
パケット転送装置のHDLCパケットとパケットセルとの対
応を示す図である。第４図は本発明の可変長混在パケッ
ト転送装置の非HDLCパケットとパケットセルとの対応を
示す図である。第５図は本発明の可変長混在パケット転
送装置CID例を示す図である。第６図は本発明の可変長
混在パケット転送装置受信側のHDLCパケットと非HDLCパ
ケットとの区別およびCIDシーケンスチェックのアルゴ
リズムを示すフローチャートである。
このような構成の可変長混在パケット転送装置の動作
について説明する。
について説明する。
第２図は伝送路上を流れるフレームフォーマットの一
例であり、同期用ビットＳ（８ビット）、パケットセル
識別子CID（８ビット）およびパケットセルデータCDATA
（360ビット）からなる。同期用ビットＳはパケットセ
ルの区切れ目を送受信装置間でとるための同期用ビット
であり、この実施例では４パケットセルに１回同期用ビ
ットＳが現れる。
例であり、同期用ビットＳ（８ビット）、パケットセル
識別子CID（８ビット）およびパケットセルデータCDATA
（360ビット）からなる。同期用ビットＳはパケットセ
ルの区切れ目を送受信装置間でとるための同期用ビット
であり、この実施例では４パケットセルに１回同期用ビ
ットＳが現れる。
第３図はパケットセルにHDLCパケットを対応させる方
式を説明するものであり、受信側ではパケットセルを受
信するとまずCIDを判定し、CIDが「０」であるパケット
セルデータCDATAのみを複数個集めてこれを一連のビッ
トストリームと認識する。
式を説明するものであり、受信側ではパケットセルを受
信するとまずCIDを判定し、CIDが「０」であるパケット
セルデータCDATAのみを複数個集めてこれを一連のビッ
トストリームと認識する。
第４図はパケットセルに非HDLCパケットを対応させる
方式を説明するものであり、この例では２パケットセル
構成の非HDLCパケット、３パケットセル構成の非HDLCパ
ケットおよび１パケットセル構成の非HDLCパケットの受
信を示している。
方式を説明するものであり、この例では２パケットセル
構成の非HDLCパケット、３パケットセル構成の非HDLCパ
ケットおよび１パケットセル構成の非HDLCパケットの受
信を示している。
受信側では、パケットセルを受信するとCIDの判定を
行うが、HDLCパケットと非HDLCパケットとの区別および
CIDシーケンスチェックは、第６図に示すアルゴリズム
に従って行われる。
行うが、HDLCパケットと非HDLCパケットとの区別および
CIDシーケンスチェックは、第６図に示すアルゴリズム
に従って行われる。
この処理は、まず、起動して最初のパケットセルのCI
D、またはあるパケットを受信完了した次のパケットセ
ルのCIDのCID判定から始まる。
D、またはあるパケットを受信完了した次のパケットセ
ルのCIDのCID判定から始まる。
CIDが「０」の場合には、HDLCパケットのデータと判
断し、１パケット受信完了となる。CIDが誤り訂正不能
なCID（３ビット誤り）の場合には、そのパケットセル
を廃棄する（送信側では、１パケット分のパケットセル
列は連続して送出され、またCIDは誤って訂正されるこ
とはないからCIDが「２」、「３」についてはここでは
考える必要はない。）。
断し、１パケット受信完了となる。CIDが誤り訂正不能
なCID（３ビット誤り）の場合には、そのパケットセル
を廃棄する（送信側では、１パケット分のパケットセル
列は連続して送出され、またCIDは誤って訂正されるこ
とはないからCIDが「２」、「３」についてはここでは
考える必要はない。）。
CIDが「１」の場合には非HDLCパケットの先頭パケッ
トセルが入力したと判断し、次のCIDの判定に入る。CID
が「１」の次が誤り訂正不能なCIDの場合には、このCID
は「０」、「１」、「２」、「３」のすべての場合が考
えられ特定ができない。したがって、誤り訂正不能なCI
DのパケットセルとともにCIDが「１」のパケットセルも
廃棄する。
トセルが入力したと判断し、次のCIDの判定に入る。CID
が「１」の次が誤り訂正不能なCIDの場合には、このCID
は「０」、「１」、「２」、「３」のすべての場合が考
えられ特定ができない。したがって、誤り訂正不能なCI
DのパケットセルとともにCIDが「１」のパケットセルも
廃棄する。
CIDが「１」の次のCIDが「０」の場合には、CIDが
「１」のパケットセルは１パケットセル構成の非HDLCパ
ケットと判断し、CIDが「０」のパケットセルはHDLCパ
ケットのデータと判断して合計二つのパケットの受信完
となる。
「１」のパケットセルは１パケットセル構成の非HDLCパ
ケットと判断し、CIDが「０」のパケットセルはHDLCパ
ケットのデータと判断して合計二つのパケットの受信完
となる。
CIDが「１」の次のCIDが「３」の場合には、この二つ
で２パケットセル構成の非HDLCパケットと判断し、１パ
ケットの受信完となる。
で２パケットセル構成の非HDLCパケットと判断し、１パ
ケットの受信完となる。
CIDが「１」の次のCIDが「１」の場合には、前の
「１」は１パケットセル構成の非HDLCパケットと判断
し、１パケット受信完となり、後の「１」は１パケット
セル以上の構成となる非HDLCパケットの先頭であると判
断できるから、次のCIDのチェックに入る。
「１」は１パケットセル構成の非HDLCパケットと判断
し、１パケット受信完となり、後の「１」は１パケット
セル以上の構成となる非HDLCパケットの先頭であると判
断できるから、次のCIDのチェックに入る。
CIDが「１」の次のCIDが「２」の場合には、１パケッ
ト中のCIDが「２」の数を示す値ｊをカウントアップ
し、さらに次のCIDの判定に入る。CIDが「１」の次のCI
Dが「２」の場合の次のCIDは誤り訂正不能なCIDか、ま
たはCIDが「２」か「３」が考えられ、誤り訂正不能なC
IDの場合には、そのパケットセルとともに先頭のCIDが
「１」から最後のCIDが「２」までのｉ個のパケットセ
ルを廃棄し、CIDが「３」の場合には、CIDが「１」、CI
Dが「２」およびCIDが「３」の３パケットセル構成の非
HDLCパケットと判断し、パケット受信完となる。またCI
Dが「１」の次のCIDが「２」のあとに、またCIDが
「２」が続く場合には、次のCIDのチェックに入り、誤
り訂正不能なCIDであれば、先頭のCIDが「１」、ｊ個の
CID「２」および誤り訂正不能なCIDをすべて廃棄し、CI
Dが「３」ならば、先頭のCIDが「１」、ｊ個のCIDが
「２」およびCIDが「３」を１パケットと判断し、１パ
ケット受信完となる。以上のように複数パケットセル構
成の場合に一つでも誤り訂正不能なCIDの場合にまた
は、CIDが「１」のあとが誤り訂正不能なCIDの場合に
は、１パケットの分のパケットセルをすべて廃棄し、デ
ータの信頼性を維持している。第５図はその一例を示し
た図である。
ト中のCIDが「２」の数を示す値ｊをカウントアップ
し、さらに次のCIDの判定に入る。CIDが「１」の次のCI
Dが「２」の場合の次のCIDは誤り訂正不能なCIDか、ま
たはCIDが「２」か「３」が考えられ、誤り訂正不能なC
IDの場合には、そのパケットセルとともに先頭のCIDが
「１」から最後のCIDが「２」までのｉ個のパケットセ
ルを廃棄し、CIDが「３」の場合には、CIDが「１」、CI
Dが「２」およびCIDが「３」の３パケットセル構成の非
HDLCパケットと判断し、パケット受信完となる。またCI
Dが「１」の次のCIDが「２」のあとに、またCIDが
「２」が続く場合には、次のCIDのチェックに入り、誤
り訂正不能なCIDであれば、先頭のCIDが「１」、ｊ個の
CID「２」および誤り訂正不能なCIDをすべて廃棄し、CI
Dが「３」ならば、先頭のCIDが「１」、ｊ個のCIDが
「２」およびCIDが「３」を１パケットと判断し、１パ
ケット受信完となる。以上のように複数パケットセル構
成の場合に一つでも誤り訂正不能なCIDの場合にまた
は、CIDが「１」のあとが誤り訂正不能なCIDの場合に
は、１パケットの分のパケットセルをすべて廃棄し、デ
ータの信頼性を維持している。第５図はその一例を示し
た図である。
送信側は、誤り訂正コード付の非HDLCパケットのデー
タ内容の区別のための値を非HDLCパケットのパケットヘ
ッダに持ち、この値により各パケットセルにフラグを付
加し送出する。もし何も送るべきデータがない場合に
は、フラグを「０」とし、そのパケットセルデータとし
て複数個のフラグパタンを送り続ける。
タ内容の区別のための値を非HDLCパケットのパケットヘ
ッダに持ち、この値により各パケットセルにフラグを付
加し送出する。もし何も送るべきデータがない場合に
は、フラグを「０」とし、そのパケットセルデータとし
て複数個のフラグパタンを送り続ける。
第１図において、受信動作について説明する。受信デ
ータは受信データ線２より受信クロック信号線１を介し
て入力される受信クロック信号とともにシフトレジスタ
３に入力される。シフトレジスタ３にCIDが格納される
とその値がデータ線４を通じてCID値判定回路５に入力
される。CID値判定回路５はCIDを受信すると誤りがある
場合には誤りを訂正し、正しいCID値を信号線51に出力
する。このCID値は「０」、「１」、「２」および
「３」のいずれかである。信号線51はクロックセレクタ
６の制御端子に接続されており、たとえば信号線51のCI
D値が「０」であるならば信号線61に受信クロック信号
がパケットセルに相当する時間だけ出力される。同様に
信号線51のCID値が「１」、「２」、「３」の場合に
は、受信クロック信号が信号線62に出力される。この結
果HDLCデータ受信回路８および非HDLCデータ受信回路９
には、それぞれのデータを受信すべきときのみ受信クロ
ック信号が入力されるので、HDLCデータ受信回路８およ
び非HDLCデータ受信回路９はそれぞれ受信クロック信号
に同期して信号線31上の受信データを取込みCIDに対応
した受信データを可変長で入力することができる。この
ようにして入力された受信データは、受信データバス8
1、91を介してプロセッサ300に通知される。
ータは受信データ線２より受信クロック信号線１を介し
て入力される受信クロック信号とともにシフトレジスタ
３に入力される。シフトレジスタ３にCIDが格納される
とその値がデータ線４を通じてCID値判定回路５に入力
される。CID値判定回路５はCIDを受信すると誤りがある
場合には誤りを訂正し、正しいCID値を信号線51に出力
する。このCID値は「０」、「１」、「２」および
「３」のいずれかである。信号線51はクロックセレクタ
６の制御端子に接続されており、たとえば信号線51のCI
D値が「０」であるならば信号線61に受信クロック信号
がパケットセルに相当する時間だけ出力される。同様に
信号線51のCID値が「１」、「２」、「３」の場合に
は、受信クロック信号が信号線62に出力される。この結
果HDLCデータ受信回路８および非HDLCデータ受信回路９
には、それぞれのデータを受信すべきときのみ受信クロ
ック信号が入力されるので、HDLCデータ受信回路８およ
び非HDLCデータ受信回路９はそれぞれ受信クロック信号
に同期して信号線31上の受信データを取込みCIDに対応
した受信データを可変長で入力することができる。この
ようにして入力された受信データは、受信データバス8
1、91を介してプロセッサ300に通知される。
次に送信動作について説明する。プロセッサ300は、H
DLCフォーマットで送信すべき任意長のデータがあると
きには、送信データバス181を介してHDLCデータ送信回
路18に送信すべきデータを送る。同様に非HDLCデータを
送るときには、プロセッサ300は、送信データバス191を
介して送信すべきデータを送る。HDLCデータ送信回路18
および非HDLCデータ送信回路19は、それぞれプロセッサ
300から送信すべきデータを受取ると、それぞれの信号
線182、192を活性化し、送信制御回路15に送信すべき情
報の存在を通知する。このときに送信制御回路15は、信
号線182、192上のいずれか一つの送信要求に対してそれ
に対応するCID値をシフトレジスタ13に書込むととも
に、クロックセレクタ16およびマルチプレクサ17に対し
制御信号を信号線151に出力する。ここで、たとえば、
信号線182が活性化されているときには、信号線151上の
CID値は「０」となり、HDLCデータ送信回路18に信号線1
61を介して送信クロック信号が入力されるので、信号線
171にHDLCフォーマットの出力データが出力される。こ
のときにマルチプレクサ17の制御は信号線171の出力が
信号線131に出力するようになっているので、HDLCデー
タ送信回路18の出力データがシフトレジスタ13に信号線
131を介して入力され、CIDが「０」に引きつづきHDLCデ
ータの１パケットセル分360ビットが送信データ線に出
力される。これは信号線192が活性化されている場合も
同様である。ただし、信号線192が活性化された場合に
は、１パケットを構成するｎ個のパケットセルにそれぞ
れ規定通りのｎ個のCID値が付加され、このｎ個のパケ
ットセルがシフトレジスタ13に順次書込まれ、連続して
送信データ線に出力される。
DLCフォーマットで送信すべき任意長のデータがあると
きには、送信データバス181を介してHDLCデータ送信回
路18に送信すべきデータを送る。同様に非HDLCデータを
送るときには、プロセッサ300は、送信データバス191を
介して送信すべきデータを送る。HDLCデータ送信回路18
および非HDLCデータ送信回路19は、それぞれプロセッサ
300から送信すべきデータを受取ると、それぞれの信号
線182、192を活性化し、送信制御回路15に送信すべき情
報の存在を通知する。このときに送信制御回路15は、信
号線182、192上のいずれか一つの送信要求に対してそれ
に対応するCID値をシフトレジスタ13に書込むととも
に、クロックセレクタ16およびマルチプレクサ17に対し
制御信号を信号線151に出力する。ここで、たとえば、
信号線182が活性化されているときには、信号線151上の
CID値は「０」となり、HDLCデータ送信回路18に信号線1
61を介して送信クロック信号が入力されるので、信号線
171にHDLCフォーマットの出力データが出力される。こ
のときにマルチプレクサ17の制御は信号線171の出力が
信号線131に出力するようになっているので、HDLCデー
タ送信回路18の出力データがシフトレジスタ13に信号線
131を介して入力され、CIDが「０」に引きつづきHDLCデ
ータの１パケットセル分360ビットが送信データ線に出
力される。これは信号線192が活性化されている場合も
同様である。ただし、信号線192が活性化された場合に
は、１パケットを構成するｎ個のパケットセルにそれぞ
れ規定通りのｎ個のCID値が付加され、このｎ個のパケ
ットセルがシフトレジスタ13に順次書込まれ、連続して
送信データ線に出力される。
以上説明したように、本発明は、非HDLCフォーマット
の２種以上のメディアを取扱うことができ、招来のニー
ズに幅広く対応できる優れた効果がある。
の２種以上のメディアを取扱うことができ、招来のニー
ズに幅広く対応できる優れた効果がある。
第１図は本発明一実施例可変長混在パケット転送装置の
ブロック構成図。 第２図は本発明の可変長混在パケット転送装置のフレー
ムフォーマット。 第３図は本発明の可変長混在パケット転送装置のHDLCパ
ケットとパケットセルとの対応を示す図。 第４図は本発明の可変長混在パケット転送装置の非HDLC
パケットとパケットセルとの対応を示す図。 第５図は本発明の可変長混在パケット転送装置CID列を
示す図。 第６図は本発明の可変長混在パケット転送装置受信側の
HDLCパケットと非HDLCパケットとの区別およびCIDシー
ケンスチェックのアルゴリズムを示すフローチャート。 １……受信クロック信号線、２……受信データ線、３、
13……シフトレジスタ、４、14……データ線、５……CI
D値判定回路、６、16……クロックセレクタ、８……HDL
Cデータ受信回路、９……非HDLCデータ受信回路、11…
…送信クロック信号線、12……送信データ線、15……送
信制御回路、17……マルチプレクサ、18……HDLCデータ
送信回路、19……非HDLCデータ送信回路、31、51、61、
131、151、161、171、172、182、192……信号線、81、9
1……受信データバス、181、191……送信データバス、3
00……プロセッサ。
ブロック構成図。 第２図は本発明の可変長混在パケット転送装置のフレー
ムフォーマット。 第３図は本発明の可変長混在パケット転送装置のHDLCパ
ケットとパケットセルとの対応を示す図。 第４図は本発明の可変長混在パケット転送装置の非HDLC
パケットとパケットセルとの対応を示す図。 第５図は本発明の可変長混在パケット転送装置CID列を
示す図。 第６図は本発明の可変長混在パケット転送装置受信側の
HDLCパケットと非HDLCパケットとの区別およびCIDシー
ケンスチェックのアルゴリズムを示すフローチャート。 １……受信クロック信号線、２……受信データ線、３、
13……シフトレジスタ、４、14……データ線、５……CI
D値判定回路、６、16……クロックセレクタ、８……HDL
Cデータ受信回路、９……非HDLCデータ受信回路、11…
…送信クロック信号線、12……送信データ線、15……送
信制御回路、17……マルチプレクサ、18……HDLCデータ
送信回路、19……非HDLCデータ送信回路、31、51、61、
131、151、161、171、172、182、192……信号線、81、9
1……受信データバス、181、191……送信データバス、3
00……プロセッサ。
Claims (1)
- 【請求項１】プロセッサからHDLCパケットを入力するHD
LCデータ送信回路と、上記プロセッサから非HDLCパケッ
トを入力する非HDLCデータ送信回路と、上記二つのデー
タ送信回路の出力信号をそれぞれ固定長のパケットセル
に分割しHDLC手順のフラグとは独立に８ビットの誤り訂
正符号付きのパケットセル識別子をパケットセルヘッダ
として付加し多重して送信データ線に送出する多重手段
と、受信データ線上の受信データを入力しHDLCパケット
セルと非HDLCパケットセルとを分離する分離手段と、こ
の分離手段からHDLCパケットセルを入力し可変長のHDLC
パケットを上記プロセッサに与えるHDLCデータ受信回路
と、上記分離手段から非HDLCパケットセルを入力し可変
長の非HDLCパケットを上記プロセッサに与える非HDLCデ
ータ受信回路とを備えた可変長混在パケット転送装置に
おいて、 上記多重手段は、上記HDLCデータ送信回路の出力信号の
パケットセル識別子には「０」を設定し上記非HDLCデー
タ送信回路の出力信号のパケットセル識別子には先頭パ
ケットセルのときは「１」、中間パケットセルのときは
「２」および最終パケットセルのときは「３」を設定す
る手段を含み、 上記分離手段は、上記設定されたパケットセル識別子の
値に基づき受信したパケットセルをHDLCパケットセルと
非HDLCパケットセルとに分離する手段と、非HDLCパケッ
トセルの場合に、誤り訂正不能なパルスセルを廃棄する
とともにパケットセル識別子が「１」のセルが単独であ
った場合を除き、前記パケットセル識別子が「１」から
「３」に連続しない複数パケットセルを受信したときは
すべて廃棄する手段とを含む ことを特徴とする可変長混在パケット転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29905289A JP2526681B2 (ja) | 1989-11-16 | 1989-11-16 | 可変長混在パケット転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29905289A JP2526681B2 (ja) | 1989-11-16 | 1989-11-16 | 可変長混在パケット転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159341A JPH03159341A (ja) | 1991-07-09 |
| JP2526681B2 true JP2526681B2 (ja) | 1996-08-21 |
Family
ID=17867588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29905289A Expired - Lifetime JP2526681B2 (ja) | 1989-11-16 | 1989-11-16 | 可変長混在パケット転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526681B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69330675T2 (de) * | 1993-06-03 | 2002-06-13 | Ibm | Verbesserte Paketstruktur für Netzschicht |
| JP2010257280A (ja) * | 2009-04-27 | 2010-11-11 | Renesas Electronics Corp | シリアル制御装置、半導体装置及びシリアルデータの転送方法 |
| US9325449B2 (en) | 2013-12-06 | 2016-04-26 | Intel Corporation | Lane error detection and lane removal mechanism to reduce the probability of data corruption |
| US9306863B2 (en) * | 2013-12-06 | 2016-04-05 | Intel Corporation | Link transfer, bit error detection and link retry using flit bundles asynchronous to link fabric packets |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177449A (ja) * | 1984-09-25 | 1986-04-21 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ転送制御方式 |
| JPS6238058A (ja) * | 1985-08-12 | 1987-02-19 | Nec Corp | パケツト交換網におけるプロトコル識別方式 |
| JPS634738A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | 可変ブロツク長パケツト交換方式 |
| JPS63164734A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | パケツト中継伝送装置 |
| JPS63301643A (ja) * | 1987-06-01 | 1988-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 局間通信制御方式 |
-
1989
- 1989-11-16 JP JP29905289A patent/JP2526681B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177449A (ja) * | 1984-09-25 | 1986-04-21 | Nippon Telegr & Teleph Corp <Ntt> | デ−タ転送制御方式 |
| JPS6238058A (ja) * | 1985-08-12 | 1987-02-19 | Nec Corp | パケツト交換網におけるプロトコル識別方式 |
| JPS634738A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | 可変ブロツク長パケツト交換方式 |
| JPS63164734A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | パケツト中継伝送装置 |
| JPS63301643A (ja) * | 1987-06-01 | 1988-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 局間通信制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03159341A (ja) | 1991-07-09 |
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