JPH0315901A - 複数ユニット回路接続電子機器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は複数のユニット回路を接続して構成される電
子機器に係り、特にユニット回路間の信号の調整を容易
にしたものに関する。

（従来の技術） 周知のように、近年、電子機器は２つ以上のユニット回
路を接続して構成されるものが多くなっている。そして
、故障修理の際には、不良のユニット回路のみを交換す
るようにしている。

ところで、このユニット回路の交換時には、各ユニット
回路間の信号のレベルを再調整する必要がある。そのた
め、従来各ユニット回路にはそれぞれ調整装置が設けら
れており、ユニット回路の交換時には、この調整装置に
より、相互に接続されるユニット回路を通る信号系のレ
ベルがそのユニット回路間の予め決められたインタフェ
ースレベルになるように、相互に調整を行っていた。

（発明が解決しようとする課題） このように、従来の電子機器では各ユニット回路毎に調
整装置を設ける必要となり、更に、この調整装置は信号
系列が複数になった場合は各信号系列ごとに設ける必要
が有った。そのため、ユニット数および信号系列の数が
多くなるにしたがって、この調整装置の数も多くなり、
回路が複雑になるという問題があった。そして、これが
電子機器の小型化の障害となっていた。また、調整箇所
が多いとユニット回路の交換に非常置手間がかかるとい
う別の問題もあった。そこで、各ユニット回路間の調整
を行う調整装置をいかにして減らすかが大きな問題とな
っていた。

この発明の目的は各ユニット回路間の調整を行う調整装
置を大幅に減らすことができる複数ユニット回路接続電
子機器を提供することにある。

また、この発明の他の目的はユニット回路の交換に際し
、各ユニット回路間のインタフェースレベルの調整を自
動的に行うことのできる複数ユニット回路接続電子機器
を提供することにある。

〔発明の構成〕 （課題を解決するための手段） 上記目的を達成するため、この発明の複数ユニット回路
接続電子機器においては、調整手段を有する第１のユニ
ット回路と、調整手段を有しない第２のユニット回路と
を少なくとも接続して構威される複数ユニット回路接続
電子機器であって、第２のユニット回路に、該第２のユ
ニット回路の最適入力値または出力値に対応する第１の
データを記憶する第１の記憶装置を設けるとともに、第
１のユニット回路に、第２のユニットへの出力Ｍまたは
第１のユニット回路の入力値を調整する調整装置と、調
整装置の調整特性を示す第２のデータを記憶する第２の
記憶装置と、第２のユニット回路の第１の記憶装置に記
憶された第１のデータと第２のユニット回路に記憶され
た第２のデータに基き、第２のユニット回路への出力値
または第２のユニット回路からの入力値を最適入力値に
すべく調整装置を制御する制御部とを設けて構成される
。

（作　用） ユニット回路交換時において、第１のユニット回路の制
御部は第２のユニット回路の第１の記憶部に記憶されて
いる第１のデータを読みに行き、この第１のデータと第
１のユニット回路の第２の記憶部に記憶された第２のデ
ータとに基づき第１の記憶部の調整装置を制御すること
により第１のユニット回路と第２のユニット回路のイン
タフェースレベルを調整する。

ここで、第１および第２のの記憶手段は、不揮発性メモ
リを用いてｔｉ戊することができる。また、調整装置は
、可変利得増幅器または可変減衰器を用いて構成するこ
とができる。また、第１のユニット回路に、制御部で演
算した制御値に対応する第３のデータを記憶する第３の
記憶装置を更に設け、制御部は、第３の記憶装置に記憶
された第３のデータに基づき調整装置を制御するように
構威してもよい。この場合、第３の記憶装置は、揮発性
メモリにより構成することができる。

（実施例） 以下、添付図面に基づいてこの発明の実施例について説
明する。

第１図はこの発明の複数ユニット回路接続電子機器の一
実施例を示したものである。この実施例は制御演算部１
１、記憶部１２、調整部１３を有する第１のユニット回
路１０と記憶部２１、入力部２２を有する第２のユニッ
ト回路２０を備えて摺成され、第１のユニット回路１０
の調整部１３と第２のユニット回路２０の人力部２２は
信号線１で接続され、第１のユニット回路１０の制御演
算部ｌ１および記憶部１２と第２のユニット回路２０の
記憶部２１はデータ線２で接続されている。

第２のユニット回路２０には調整部は設けられていない
。

第２のユニット回路２０は感度にバラッキのある素子ま
たは回路を有しており、これによって入力部２２に入力
される信号のレベルに所定のインタフェース条件、すな
わち最適値レベルに制限が与えられている。この最適値
は、第２のユニット回路２０の製造時において測定され
、この最適値に対応する第１のデータが記憶部２１に書
き込まれている。記憶部２１は例えば不揮発性メモリで
あるリードオンリイメモリを用いて構成される。

第１のユニット回路１０の調整部１３は、例えば、制御
信号によってその利得が可変制御される可変利得増幅器
または制御信号によってその減衰率が制御される可変減
衰器（可変抵抗）から構成され、その可変特性（制御信
号に対する利得または減衰率）に対応する第２のデータ
が、不揮発性メモリであるリードオンリイメモリから構
成される記憶部１２に記憶されている。第１のユニット
回路１０の制御演算部１１は、例えば、第１のユニット
回路１０と第２のユニット回路２０が信号線１およびデ
ータ線で接続され、図示しない電源が投入された時点で
、データ線を介して記憶部２１に記憶されている第１の
データを読み取ると共に記憶部１２から第２のデータを
読み取り、第１のデータと第２のデータに基づき調整部
１３にり．える制御値、すなわち第２のユニット回路２
２の人力インタフェース条件を満足する調整部１３の制
御信号に対応する値を演算し、この演算した制ａｓｍに
対応する制御信号を発生してこれを調整部１３に与える
。これにより第１のユニット回路１０と第２のユニット
回路とのインタフェース条件が満足される。

上記動作をフローチャートで示すと第２図のようになる
。第１のユニット回路１０の制御演算部１１は、電源が
投入されると（ステップ１０１）、まず、データ線２を
介して、第２のユニット回路２０の記憶部２１から第２
のユニット回路２０の人力インタフェース条件に対応す
る第１のデータを読み出す（ステップ１０２）。続いて
第１のユニット回路１０の記憶部１２から調整手段１３
の特性に対応した第２のデータを読み出す（ステップ１
０３）。そしてこの読み出した第１のデータと第２のデ
ータに基づき調整部１３のための制御値を算出する（ス
テップ１０４）。その後この算出した制御値に対応する
制御信号を形成し、この制御信号を調整部１３に送出し
、調整部１３を制御する（ステップ１０６）。

なお、第１のユニット回路１０の制御演算部１１は、揮
発性メモリであるランダムアクセセスメモリからなる図
示しない記憶手段を有しており、制御演算部１１は、こ
の記憶手段に上記算出した調整部１３のための制御値を
記憶し、電源が投入されている間はこの記憶手段に記憶
された制御値に基づき調整部１３の制御を行う。

第３図は、この発明の複数ユニット回路接続電子機器の
他の実施例を示したものである。この実施例は第２のユ
ニット回路２０に信号を第１のユニット回路に対して出
力する出力部２３を設け、この出力部２３から出力され
る信号のレベルを第１のユニット回路１０の調整部１４
で第１のユニット回路１０の最適値に調整するように構
或したものである。他の構成は第１図のものと同様であ
る。なお、第３図において、第１図に示したものと同様
の機能を果たす部分には説明の便宜上同一の符号を付す
る。すなわち、第３図に示す実施例は、制御演算部１１
、記憶部１２、調整部１４を有する第１のユニット回路
１０と記憶部２１、出力部２２を有する第２のユニット
回路２０を備えて構成され、第１のユニット回路１０の
調整部１４と第２のユニット回路２０の出力部２３は信
号線１で接続され、第１のユニット回路１０の制御演算
部１１および記憶部１２と第２のユニット回路２０の記
憶部２１はデータ線２で接続されている。第２のユニッ
ト回路２０には調整部は設けられていない。

第２のユニット回路２０は感度にバラツキのある素子ま
たは回路を有しており、これによって出力部２２から出
力される信号のレベルにバラツキが生じる。このバラツ
キは、第２のユニット回路２０の製造時において測定さ
れ、このバラツキに対応する第１のデータが記憶部２１
に書き込まれている。記憶部２１は例えば不揮発性メモ
リであるリードオンリイメモリを用いて構成される。

第１のユニット回路１０の調整部１４は、例えば、制御
信号によってその利得が可変制御される可変利得増幅器
または制御信号によってその減衰率が制御される可変減
衰器（可変抵抗）から構成され、その可変特性（制御信
号に対する利得または減衰率）に対応する第２のデータ
が、不揮発性メモリであるリードオンリイメモリから構
成される記憶部１２に記憶されている。第１のユニット
回路１０の制御演算部１１は、例えば、第１のユニット
回路１０と第２のユニット回路２０が信号線１およびデ
ータ線で接続され、図示しない電源が投入された時点で
、データ線を介して記憶部２１に記憶されている第１の
データを読み取ると共に記憶部１２から第２のデータを
読み取り、第１のデータと第２のデータに基づき調整部
１４に与える制御値、すなわち第２のユニット回路２２
から出力された信号のレベルを第１のユニット回路１０
のレベルに最適値化す．るための調整部１４の制御信号
に対応する値を演算し、この演算した制御値に対応する
制御信号を発生してこれを調整部１４に与える。これに
より第１のユニット回路１０と第２のユニット回路との
インタフェース条件が満足される。

第４図は、この発明を適用して構成した無線装置をブロ
ック図で示したものである。この装置は主に可聴周波信
号の処理を実行する第１のユニット回路３０と、主に無
線周波信号の処理を実行する第２のユニット回路４０と
を備えて構戊され、第１のユニット回路３０にはスビー
カ５１およびマイクロフォン５２が接続され、第２のユ
ニット回路４０にはアンテナ５６が接続される。また第
１のユニット回路３０と第２のユニット回路４０とは信
号線５３、５５およびデータ線５４で接続される。

第１のユニット回路３０は、マイクロフォン５２から人
力された音声信号を増幅する増幅器３６、この増幅器３
６の出力のレベルを調整して信号線５５に出力する可変
ボリューム３７、信号線５３からの音声信号のレベルを
調整する可変ボリューム３２、可変ボリューム３２の出
力を増幅してスピカ一へ出力する増幅器３１、データ線
５４のシリアル信号をパラレル信号に変換するＳ／Ｐ変
換器３８、このＳ／Ｐ変換器３８から出力されるバスラ
イン３９に接続される中央処理装置（ＣＰＵ）３３、ラ
ンダムアクセスメモリ（ＲＡＭ）３４、リードオンリイ
メモリ（ＲＯＭ）３５を備えている。

第２のユニット回路４０は、アンテナ５６に接続される
アンテナ共用器４２、アンテナ５６から受信した信号を
このアンテナ共用器４２を介して人力し、この信号を音
声信号に復調し、信号線５３に出力する復調器４１、信
号線５５からの音声信号を人力し、この音声信号に対し
て所定の変調を施す変調器４６、この変調器４６の出力
を入力し、電力増幅して、アンテナ共用器４２を介して
アンテナ５６から出力する電力増幅器４４、バスライン
４７に接続されるリードオンリイメモリ（ＲＯＭ）４　
３、バスライン４７のパラレル信号をシリアル信号に変
換してデータ線５４に出力するＰ／Ｓ変換器４５を備え
ている。

かかる構成において、第２のユニット回路４ｏの復調ｒ
ｉ４１および変調器４６には製造過程ににおいてバラッ
キが生じる。変調器４６のバラッキに基づく入力最適値
および復調器４１の入力値のバラツキに基づく出力値は
、第２のユニット回路の製造時の調整工程において測定
され、変調器４６の最適値に対応する第１のデータおよ
び復調器４１の出力値に対応する第２のデータがＲＯＭ
４３に格納されている。

また、第１のユニット回路３０の可変ボリュウム３７お
よび３２の可変特性（それに加えられる制御信号に対す
る可変制御特性）に対応する第３のデータおよび第４の
データが、第１のユニット回路３０の製造時の調整工程
において測定され、ＲＯＭ３　５に格納されている。

この無線装置は、電源投入時において、第１のユニット
回路３０のＣＰＵ３３が、データバス３９、Ｓ／Ｐ変換
器３８、Ｐ／Ｓ変換器４５、データバス４７を介して第
２のユニット回路４ｏのＲＯＭ４　３から変調器４６の
最適入力値に対応する第１のデータおよび復調器４１の
出力値に対応する第２のデータを読み出すとともに、デ
ータバス３９を介してＲＯＭ３５か・ら可変ボリューム
３７および３２の可変特性に対応する第３のデータおよ
び第４のデータを読み出す。モしてＣＰＵ３３は、第１
のデータおよび第３のデータに基づき可変ボリューム３
７の制御値に対応する第５のデー夕を算出すると共に、
第２のデータおよび第４のデータに基づき可変ボリュー
ム３２の制御値に対応する第６のデータを算出する。こ
の第５のデータおよび第６のデータはＲＡＭ３４に格納
され、ＣＰＵ３３は、このＲＡＭ３４に格納された第５
のデータおよび第６のデータに基づき可変ボリューム３
７に対する制御信号および可変ボリューム３２に対する
制御信号を形成し、この制御信号を可変ボリューム３７
および３２にそれぞれ加える。

これにより可変ボリューム３７および３２は第２のユニ
ット回路４０に対して最適値に凋整される。

この調整により、第１のユニット回路３ｏと第２のユニ
ット回路４ｏのインターフェース条件は完全に満足され
る。例えば、無線装置の使用者がマイクロフォン５２か
ら音声を入力すれば、この音声信号は増幅器３６で増幅
され、更に可変ボリューム３７で最適な人力レベルに変
換され、信号ライン５５を介して変調器４６に入カされ
、電カ増幅器６で増幅され、アンテナ共用器４２を介し
てアンテナ９から送出される。

また、アンテナ５６で受信した信号は、アンテナ共用器
４２を介して復調器４１に加えられ、音声信号に復調さ
れ、信号線５３を介して可変ボリューム３２に加えられ
、最適なレベルに変換され、増幅器３１を介してスピー
カ５１に加えられ、スピーカ５１から音声として発音さ
れる。

なお上記実施例では、調整装置を有する第１のユニット
回路と調整装置を有しない第２のユニット回路を各１つ
ずつ設けて電子機器を構成したが、これに限定されるも
のでなく、調整装置を有する第１のユニット回路と調整
装置を有しない第２のユニット回路を、それぞれ２つ以
上設けて電子機器を構威するようにしてもよい。

〔発明の効果〕

以上説明したようにこの発明によれば、第１のユニット
回路のみに調整装置を設け、第２のユニット回路には調
整装置を設ける必要がなくなるので、回路構成は大幅に
簡単になり、また調整装置の調整も自動的に行われるの
で、ユニット回路交換におけるユニット回路間のインタ
ーフェースレベル調整に要する手間を大幅に少なくする
ことができる。

【図面の簡単な説明】

第１図はこの発明の複数ユニット回路接続電子機器の一
実施例を示すブロック図、第２図は第１図に示した実施
例のユニット回路交換時における動作を説明するフロー
チャート、第３図はこの発明の複数ユニット回路接続電
子機器の他の実施例を示すブロック図、第４図はこの発
明を無線装置に適用したこの発明の一実施例を示すブロ
ック図である。 １、５３、５５・・・信号線、２、５４・・・データ線
、１０、３０・・・第１のユニット回路、１１・・・制
御演算部、１２・・・記憶部、１３・・・調整部、２０
，４０・・・第２のユニット回路、２１・・・記憶部、
２２・・・入力部、２３・・・出力部、３６・・・増幅
器、３７・・・可変ボリューム、３８・・・Ｓ／Ｐ変換
器、３９・・・バスライン、４１・・・復調器、４２・
・・アンテナ共用器、４３・・・リードオンリイメモリ
（ＲＯＭ）　、４４・・・電力増幅器、４５・・・Ｐ／
Ｓ変換器、４６・・・変調器、４７・・・バスライン、
５１・・・スピーカ、５２・・・マイクロフォン、５６
・・・アンテナ 第２図 −６−

Claims (3)

【特許請求の範囲】
1. （１）調整手段を有する第１のユニット回路と、調整手
   段を有しない第２のユニット回路とを少なくとも接続し
   て構成される複数ユニット回路接続電子機器であって、 前記第２のユニット回路に、 該第２のユニット回路の最適入力値に対応する第１のデ
   ータを記憶する第１の記憶手段を設け、 前記第１のユニット回路に、 前記第２のユニットへの出力値を調整する調整手段と、 前記調整手段の調整特性を示す第２のデータを記憶する
   第２の記憶手段と、 前記第２のユニット回路の第１の記憶手段に記憶された
   第１のデータと前記第２のユニット回路に記憶された第
   ２のデータに基き、前記第１のユニット回路の出力値を
   前記第２のユニット回路の最適入力値と一致させるべく
   前記調整手段の制御値を演算し、この制御値に基き前記
   調整手段を制御する制御手段と を設けた複数ユニット回路接続電子機器。
2. （２）調整手段を有する第１のユニット回路と、調整手
   段を有しない第２のユニット回路とを少なくとも接続し
   て構成される複数ユニット回路接続電子機器であって、 前記第２のユニット回路に、 該第２のユニット回路の出力値に対応する第１のデータ
   を記憶する第１の記憶手段を設け、 前記第１のユニット回路に、 前記第２のユニットからの入力値を調整する調整手段と
   、 前記調整手段の調整特性を示す第２のデータを記憶する
   第２の記憶手段と、 前記第２のユニット回路の第１の記憶手段に記憶された
   第１のデータと前記第２のユニット回路に記憶された第
   ２のデータに基き、前記第２のユニット回路からの入力
   値を最適入力値すべく前記調整手段の制御値を演算し、
   この制御値に基き前記調整手段を制御する制御手段と を設けた複数ユニット回路接続電子機器。
3. （３）調整手段を有する第１のユニット回路と、調整手
   段を有しない第２のユニット回路とを少なくとも接続し
   て構成される複数ユニット回路接続電子機器であって、 前記第２のユニット回路に、 該第２のユニット回路の最適入力値に対応する第１のデ
   ータおよび前記第２のユニット回路の出力値に対応する
   第２のデータを記憶する第１の記憶手段を設け、 前記第１のユニット回路に、 前記第２のユニットへの出力値を調整する第１の調整手
   段と、 前記第２のユニットへの入力値を調整する第２の調整手
   段と、 前記第１の調整手段の調整特性を示す第３のデータと前
   記第２の調整手段の調整特性を示す第４のデータとを記
   憶する第２の記憶手段と、 前記第２のユニット回路の第１の記憶手段に記憶された
   第１のデータと前記第２のユニット回路に記憶された第
   ３のデータに基き、前記第１のユニット回路の出力値を
   前記第２のユニット回路の最適入力値と一致させるべく
   前記第１の調整手段の第１の制御値を演算し、前記第２
   のユニット回路の第１の記憶手段に記憶された第２のデ
   ータと前記第１のユニット回路に記憶された第４のデー
   タに基き、前記第２のユニット回路からの入力値を前記
   第１のユニット回路の最適入力値とすべく前記第２の調
   整手段の第２の制御値を演算し、この第２の制御値に基
   き前記第２の調整手段を制御する制御手段と を設けた複数ユニット回路接続電子機器。