JP2980634B2 - 複数ユニット回路接続電子機器 - Google Patents
複数ユニット回路接続電子機器Info
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- JP2980634B2 JP2980634B2 JP2078252A JP7825290A JP2980634B2 JP 2980634 B2 JP2980634 B2 JP 2980634B2 JP 2078252 A JP2078252 A JP 2078252A JP 7825290 A JP7825290 A JP 7825290A JP 2980634 B2 JP2980634 B2 JP 2980634B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は複数のユニット回路を接続して構成される
電子機器に係り、特にユニット回路間の信号の調整を容
易にしたものに関する。
電子機器に係り、特にユニット回路間の信号の調整を容
易にしたものに関する。
（従来の技術） 周知のように、近年、電子機器は２つ以上のユニット
回路を接続して構成されるものが多くなっている。そし
て、故障修理の際には、不良のユニット回路のみを交換
するようにしている。
回路を接続して構成されるものが多くなっている。そし
て、故障修理の際には、不良のユニット回路のみを交換
するようにしている。
ところで、このユニット回路の交換時には、各ユニッ
ト回路間の信号のレベルを再調整する必要がある。その
ため、従来各ユニット回路にはそれぞれ調整装置が設け
られており、ユニット回路の交換時には、この調整装置
により、相互に接続されるユニット回路を通る信号系の
レベルがそのユニット回路間の予め決められたインタフ
ェースレベルになるように、相互に調整を行っていた。
ト回路間の信号のレベルを再調整する必要がある。その
ため、従来各ユニット回路にはそれぞれ調整装置が設け
られており、ユニット回路の交換時には、この調整装置
により、相互に接続されるユニット回路を通る信号系の
レベルがそのユニット回路間の予め決められたインタフ
ェースレベルになるように、相互に調整を行っていた。
（発明が解決しようとする課題） このように、従来の電子機器では各ユニット回路毎に
調整装置を設ける必要となり、更に、この調整装置は信
号系列が複数になった場合は各信号系列ごとに設ける必
要が有った。そのため、ユニット数および信号系列の数
が多くなるにしたがって、この調整装置の数も多くな
り、回路が複雑になるという問題があった。そして、こ
れが電子機器の小型化の障害となっていた。また、調整
箇所が多いとユニット回路の交換に非常置手間がかかる
という別の問題もあった。そこで、各ユニット回路間の
調整を行う調整装置をいかにして減らすかが大きな問題
となっていた。
調整装置を設ける必要となり、更に、この調整装置は信
号系列が複数になった場合は各信号系列ごとに設ける必
要が有った。そのため、ユニット数および信号系列の数
が多くなるにしたがって、この調整装置の数も多くな
り、回路が複雑になるという問題があった。そして、こ
れが電子機器の小型化の障害となっていた。また、調整
箇所が多いとユニット回路の交換に非常置手間がかかる
という別の問題もあった。そこで、各ユニット回路間の
調整を行う調整装置をいかにして減らすかが大きな問題
となっていた。
この発明の目的は各ユニット回路間の調整を行う調整
装置を大幅に減らすことができる複数ユニット回路接続
電子機器を提供することにある。
装置を大幅に減らすことができる複数ユニット回路接続
電子機器を提供することにある。
また、この発明の他の目的はユニット回路の交換に際
し、各ユニット回路間のインタフェースレベルの調整を
自動的に行うことのできる複数ユニット回路接続電子機
器を提供することにある。
し、各ユニット回路間のインタフェースレベルの調整を
自動的に行うことのできる複数ユニット回路接続電子機
器を提供することにある。
（課題を解決するための手段） 上記目的を達成するため、この発明の複数ユニット回
路接続電子機器においては、調整手段を有する第１のユ
ニット回路と、調整手段を有しない第２のユニット回路
とを少なくとも接続して構成される複数ユニット回路接
続電子機器であって、第２のユニット回路に、該第２の
ユニット回路の最適入力値または出力値に対応する第１
のデータを記憶する第１の記憶装置を設けるとともに、
第１のユニット回路に、第２のユニットへの出力値また
は第１のユニット回路の入力値を調整する調整装置と、
調整装置の調整特性を示す第２のデータを記憶する第２
の記憶装置と、第２のユニット回路の第１の記憶装置に
記憶された第１のデータと第２のユニット回路に記憶さ
れた第２のデータに基き、第２のユニット回路への出力
値または第２のユニット回路からの入力値を最適入力値
にすべく調整装置を制御する制御部とを設けて構成され
る。
路接続電子機器においては、調整手段を有する第１のユ
ニット回路と、調整手段を有しない第２のユニット回路
とを少なくとも接続して構成される複数ユニット回路接
続電子機器であって、第２のユニット回路に、該第２の
ユニット回路の最適入力値または出力値に対応する第１
のデータを記憶する第１の記憶装置を設けるとともに、
第１のユニット回路に、第２のユニットへの出力値また
は第１のユニット回路の入力値を調整する調整装置と、
調整装置の調整特性を示す第２のデータを記憶する第２
の記憶装置と、第２のユニット回路の第１の記憶装置に
記憶された第１のデータと第２のユニット回路に記憶さ
れた第２のデータに基き、第２のユニット回路への出力
値または第２のユニット回路からの入力値を最適入力値
にすべく調整装置を制御する制御部とを設けて構成され
る。
（作 用） ユニット回路交換時において、第１のユニット回路の
制御部は第２のユニット回路の第１の記憶部に記憶され
ている第１のデータを読みに行き、この第１のデータと
第１のユニット回路の第２の記憶部に記憶された第２の
データとに基づき第１の記憶部の調整装置を制御するこ
とにより第１のユニット回路と第２のユニット回路のイ
ンタフェースレベルを調整する。
制御部は第２のユニット回路の第１の記憶部に記憶され
ている第１のデータを読みに行き、この第１のデータと
第１のユニット回路の第２の記憶部に記憶された第２の
データとに基づき第１の記憶部の調整装置を制御するこ
とにより第１のユニット回路と第２のユニット回路のイ
ンタフェースレベルを調整する。
ここで、第１および第２の記憶手段は、不揮発性メモ
リを用いて構成することができる。また、調整装置は、
可変利得増幅器または可変減衰器を用いて構成すること
ができる。また、第１のユニット回路に、制御部で演算
した制御値に対応する第３のデータを記憶する第３の記
憶装置を更に設け、制御部は、第３の記憶装置に記憶さ
れた第３のデータに基づき調整装置を制御するように構
成してもよい。この場合、第３の記憶装置は、揮発性メ
モリにより構成することができる。
リを用いて構成することができる。また、調整装置は、
可変利得増幅器または可変減衰器を用いて構成すること
ができる。また、第１のユニット回路に、制御部で演算
した制御値に対応する第３のデータを記憶する第３の記
憶装置を更に設け、制御部は、第３の記憶装置に記憶さ
れた第３のデータに基づき調整装置を制御するように構
成してもよい。この場合、第３の記憶装置は、揮発性メ
モリにより構成することができる。
（実施例） 以下、添付図面に基づいてこの発明の実施例について
説明する。
説明する。
第１図はこの発明の複数ユニット回路接続電子機器の
一実施例を示したものである。この実施例は制御演算部
11、記憶部12、調整部13を有する第１のユニット回路10
と記憶部21、入力部22を有する第２のユニット回路20を
備えて構成され、第１のユニット回路10の調整部13と第
２のユニット回路20の入力部22は信号線１で接続され、
第１のユニット回路10の制御演算部11および記憶部12と
第２のユニット回路20の記憶部21はデータ線２で接続さ
れている。第２のユニット回路20には調整部は設けられ
ていない。
一実施例を示したものである。この実施例は制御演算部
11、記憶部12、調整部13を有する第１のユニット回路10
と記憶部21、入力部22を有する第２のユニット回路20を
備えて構成され、第１のユニット回路10の調整部13と第
２のユニット回路20の入力部22は信号線１で接続され、
第１のユニット回路10の制御演算部11および記憶部12と
第２のユニット回路20の記憶部21はデータ線２で接続さ
れている。第２のユニット回路20には調整部は設けられ
ていない。
第２のユニット回路20は感度のバラツキのある素子ま
たは回路を有しており、これによって入力部22に入力さ
れる信号のレベルに所定のインタフェース条件、すなわ
ち最適値レベルに制限が与えられている。この最適値
は、第２のユニット回路20の製造時において測定され、
この最適値に対応する第１のデータが記憶部21に書き込
まれている。記憶部21は例えば不揮発性メモリであるリ
ードオンリィメモリを用いて構成される。
たは回路を有しており、これによって入力部22に入力さ
れる信号のレベルに所定のインタフェース条件、すなわ
ち最適値レベルに制限が与えられている。この最適値
は、第２のユニット回路20の製造時において測定され、
この最適値に対応する第１のデータが記憶部21に書き込
まれている。記憶部21は例えば不揮発性メモリであるリ
ードオンリィメモリを用いて構成される。
第１のユニット回路10の調整部13は、例えば、制御信
号によってその利得が可変制御される可変利得増幅器ま
たは制御信号によってその減衰率が制御される可変減衰
器（可変抵抗）から構成され、その可変特性（制御信号
に対する利得または減衰率）に対応する第２のデータ
が、不揮発性メモリであるリードオンリィメモリから構
成される記憶部12に記憶されている。第１のユニット回
路10の制御演算部11は、例えば、第１のユニット回路10
と第２のユニット回路20が信号線１およびデータ線で接
続され、図示しない電源が投入された時点で、データ線
を介して記憶部21に記憶されている第１のデータを読み
取ると共に記憶部12から第２のデータを読み取り、第１
のデータと第２のデータに基づき調整部13に与える制御
値、すなわち第２のユニット回路22の入力インタフェー
ス条件を満足する調整部13の制御信号に対応する値を演
算し、この演算した制御値に対応する制御信号を発生し
てこれを調整部13に与える。これにより第１のユニット
回路10と第２のユニット回路とのインタフェース条件が
満足される。
号によってその利得が可変制御される可変利得増幅器ま
たは制御信号によってその減衰率が制御される可変減衰
器（可変抵抗）から構成され、その可変特性（制御信号
に対する利得または減衰率）に対応する第２のデータ
が、不揮発性メモリであるリードオンリィメモリから構
成される記憶部12に記憶されている。第１のユニット回
路10の制御演算部11は、例えば、第１のユニット回路10
と第２のユニット回路20が信号線１およびデータ線で接
続され、図示しない電源が投入された時点で、データ線
を介して記憶部21に記憶されている第１のデータを読み
取ると共に記憶部12から第２のデータを読み取り、第１
のデータと第２のデータに基づき調整部13に与える制御
値、すなわち第２のユニット回路22の入力インタフェー
ス条件を満足する調整部13の制御信号に対応する値を演
算し、この演算した制御値に対応する制御信号を発生し
てこれを調整部13に与える。これにより第１のユニット
回路10と第２のユニット回路とのインタフェース条件が
満足される。
上記動作をフローチャートで示すと第２図のようにな
る。第１のユニット回路10の制御演算部11は、電源が投
入されると（ステップ101）、まず、データ線２を介し
て、第２のユニット回路20の記憶部21から第２のユニッ
ト回路20の入力インタフェース条件に対応する第１のデ
ータを読み出す（ステップ102）。続いて第１のユニッ
ト回路10の記憶部12から調整手段13の特性に対応した第
２のデータを読み出す（ステップ103）。そしてこの読
み出した第１のデータと第２のデータに基づき調整部13
のための制御値を算出する（ステップ104）。その後こ
の算出した制御値に対応する制御信号を形成し、この制
御信号を調整部13に送出し、調整部13を制御する（ステ
ップ106）。
る。第１のユニット回路10の制御演算部11は、電源が投
入されると（ステップ101）、まず、データ線２を介し
て、第２のユニット回路20の記憶部21から第２のユニッ
ト回路20の入力インタフェース条件に対応する第１のデ
ータを読み出す（ステップ102）。続いて第１のユニッ
ト回路10の記憶部12から調整手段13の特性に対応した第
２のデータを読み出す（ステップ103）。そしてこの読
み出した第１のデータと第２のデータに基づき調整部13
のための制御値を算出する（ステップ104）。その後こ
の算出した制御値に対応する制御信号を形成し、この制
御信号を調整部13に送出し、調整部13を制御する（ステ
ップ106）。
なお、第１のユニット回路10の制御演算部11は、揮発
性メモリであるランダムアクセセスメモリからなる図示
しない記憶手段を有しており、制御演算部11は、この記
憶手段に上記算出した調整部13のための制御値を記憶
し、電源が投入されている間はこの記憶手段に記憶され
た制御値に基づき調整部13の制御を行う。
性メモリであるランダムアクセセスメモリからなる図示
しない記憶手段を有しており、制御演算部11は、この記
憶手段に上記算出した調整部13のための制御値を記憶
し、電源が投入されている間はこの記憶手段に記憶され
た制御値に基づき調整部13の制御を行う。
第３図は、この発明の複数ユニット回路接続電子機器
の他の実施例を示したものである。この実施例は第２の
ユニット回路20に信号を第１のユニット回路に対して出
力する出力部23を設け、この出力部23から出力される信
号のレベルを第１のユニット回路10の調整部14で第１の
ユニット回路10の最適値に調整するように構成したもの
である。他の構成は第１図のものと同様である。なお、
第３図において、第１図に示したものと同様の機能を果
たす部分には説明の便宜上同一の符号を付する。すなわ
ち、第３図に示す実施例は、制御演算部11、記憶部12、
調整部14を有する第１のユニット回路10と記憶部21、出
力部22を有する第２のユニット回路20を備えて構成さ
れ、第１のユニット回路10の調整部14と第２のユニット
回路20の出力部23は信号線１で接続され、第１のユニッ
ト回路10の制御演算部11および記憶部12と第２のユニッ
ト回路20の記憶部21はデータ線２で接続されている。第
２のユニット回路20には調整部は設けられていない。
の他の実施例を示したものである。この実施例は第２の
ユニット回路20に信号を第１のユニット回路に対して出
力する出力部23を設け、この出力部23から出力される信
号のレベルを第１のユニット回路10の調整部14で第１の
ユニット回路10の最適値に調整するように構成したもの
である。他の構成は第１図のものと同様である。なお、
第３図において、第１図に示したものと同様の機能を果
たす部分には説明の便宜上同一の符号を付する。すなわ
ち、第３図に示す実施例は、制御演算部11、記憶部12、
調整部14を有する第１のユニット回路10と記憶部21、出
力部22を有する第２のユニット回路20を備えて構成さ
れ、第１のユニット回路10の調整部14と第２のユニット
回路20の出力部23は信号線１で接続され、第１のユニッ
ト回路10の制御演算部11および記憶部12と第２のユニッ
ト回路20の記憶部21はデータ線２で接続されている。第
２のユニット回路20には調整部は設けられていない。
第２のユニット回路20は感度にバラツキのある素子ま
たは回路を有しており、これによって出力部22から出力
される信号のレベルにバラツキが生じる。このバラツキ
は、第２のユニット回路20の製造時において測定され、
このバラツキに対応する第１のデータが記憶部21に書き
込まれている。記憶部21は例えば不揮発性メモリである
リードオンリィメモリを用いて構成される。
たは回路を有しており、これによって出力部22から出力
される信号のレベルにバラツキが生じる。このバラツキ
は、第２のユニット回路20の製造時において測定され、
このバラツキに対応する第１のデータが記憶部21に書き
込まれている。記憶部21は例えば不揮発性メモリである
リードオンリィメモリを用いて構成される。
第１のユニット回路10の調整部14は、例えば、制御信
号によってその利得が可変制御される可変利得増幅器ま
たは制御信号によってその減衰率が制御される可変減衰
器（可変抵抗）から構成され、その可変特性（制御信号
に対する利得または減衰率）に対応する第２のデータ
が、不揮発性メモリであるリードオンリィメモリから構
成される記憶部12に記憶されている。第１のユニット回
路10の制御演算部11は、例えば、第１のユニット回路10
と第２のユニット回路20が信号線１およびデータ線で接
続され、図示しない電源が投入された時点で、データ線
を介して記憶部21に記憶されている第１のデータを読み
取ると共に記憶部12から第２のデータを読み取り、第１
のデータと第２のデータに基づき調整部14に与える制御
値、すなわち第２のユニット回路22から出力された信号
のレベルを第１のユニット回路10のレベルに最適値化す
るための調整部14の制御信号に対応する値を演算し、こ
の演算した制御値に対応する制御信号を発生してこれを
調整部14に与える。これにより第１のユニット回路10と
第２のユニット回路とのインタフェース条件が満足され
る。
号によってその利得が可変制御される可変利得増幅器ま
たは制御信号によってその減衰率が制御される可変減衰
器（可変抵抗）から構成され、その可変特性（制御信号
に対する利得または減衰率）に対応する第２のデータ
が、不揮発性メモリであるリードオンリィメモリから構
成される記憶部12に記憶されている。第１のユニット回
路10の制御演算部11は、例えば、第１のユニット回路10
と第２のユニット回路20が信号線１およびデータ線で接
続され、図示しない電源が投入された時点で、データ線
を介して記憶部21に記憶されている第１のデータを読み
取ると共に記憶部12から第２のデータを読み取り、第１
のデータと第２のデータに基づき調整部14に与える制御
値、すなわち第２のユニット回路22から出力された信号
のレベルを第１のユニット回路10のレベルに最適値化す
るための調整部14の制御信号に対応する値を演算し、こ
の演算した制御値に対応する制御信号を発生してこれを
調整部14に与える。これにより第１のユニット回路10と
第２のユニット回路とのインタフェース条件が満足され
る。
第４図は、この発明を適用して構成した無線装置をブ
ロック図で示したものである。この装置は主に可聴周波
信号の処理を実行する第１のユニット回路30と、主に無
線周波信号の処理を実行する第２のユニット回路40とを
備えて構成され、第１のユニット回路30にはスピーカ51
およびマイクロフォン52が接続され、第２のユニット回
路40にはアンテナ56が接続される。また第１のユニット
回路30と第２のユニット回路40とは信号線53、55および
データ線54で接続される。
ロック図で示したものである。この装置は主に可聴周波
信号の処理を実行する第１のユニット回路30と、主に無
線周波信号の処理を実行する第２のユニット回路40とを
備えて構成され、第１のユニット回路30にはスピーカ51
およびマイクロフォン52が接続され、第２のユニット回
路40にはアンテナ56が接続される。また第１のユニット
回路30と第２のユニット回路40とは信号線53、55および
データ線54で接続される。
第１のユニット回路30は、マイクロフォン52から入力
された音声信号を増幅する増幅器36、この増幅器36の出
力のレベルを調整して信号線55に出力する可変ボリュー
ム37、信号線53からの音声信号のレベルを調整する可変
ボリューム32、可変ボリューム32の出力を増幅してスピ
カーへ出力する増幅器31、データ線54のシリアル信号を
パラレル信号に変換するS/P変換器38、このS/P変換器38
から出力されるバスライン39に接続される中央処理装置
（CPU）33、ランダムアクセスメモリ（RAM）34、リード
オンリィメモリ（ROM）35を備えている。
された音声信号を増幅する増幅器36、この増幅器36の出
力のレベルを調整して信号線55に出力する可変ボリュー
ム37、信号線53からの音声信号のレベルを調整する可変
ボリューム32、可変ボリューム32の出力を増幅してスピ
カーへ出力する増幅器31、データ線54のシリアル信号を
パラレル信号に変換するS/P変換器38、このS/P変換器38
から出力されるバスライン39に接続される中央処理装置
（CPU）33、ランダムアクセスメモリ（RAM）34、リード
オンリィメモリ（ROM）35を備えている。
第２のユニット回路40は、アンテナ56に接続されるア
ンテナ共用器42、アンテナ56から受信した信号をこのア
ンテナ共用器42を介して入力し、この信号を音声信号に
復調し、信号線53に出力する復調器41、信号線55からの
音声信号を入力し、この音声信号に対して所定の変調を
施す変調器46、この変調器46の出力を入力し、電力増幅
して、アンテナ共用器42を介してアンテナ56から出力す
る電力増幅器44、バスライン47に接続されるリードオン
リィメモリ（ROM）43、バスライン47のパラレル信号を
シリアル信号に変換してデータ線54に出力するP/S変換
器45を備えている。
ンテナ共用器42、アンテナ56から受信した信号をこのア
ンテナ共用器42を介して入力し、この信号を音声信号に
復調し、信号線53に出力する復調器41、信号線55からの
音声信号を入力し、この音声信号に対して所定の変調を
施す変調器46、この変調器46の出力を入力し、電力増幅
して、アンテナ共用器42を介してアンテナ56から出力す
る電力増幅器44、バスライン47に接続されるリードオン
リィメモリ（ROM）43、バスライン47のパラレル信号を
シリアル信号に変換してデータ線54に出力するP/S変換
器45を備えている。
かかる構成において、第２のユニット回路40の復調器
41および変調器46には製造過程ににおいてバラツキが生
じる。変調器46のバラツキに基づく入力最適値および復
調器41の入力値のバラツキに基づく出力値は、第２のユ
ニット回路の製造時の調整工程において測定され、変調
器46の最適値に対応する第１のデータおよび復調器41の
出力値に対応する第２のデータがROM43に格納されてい
る。
41および変調器46には製造過程ににおいてバラツキが生
じる。変調器46のバラツキに基づく入力最適値および復
調器41の入力値のバラツキに基づく出力値は、第２のユ
ニット回路の製造時の調整工程において測定され、変調
器46の最適値に対応する第１のデータおよび復調器41の
出力値に対応する第２のデータがROM43に格納されてい
る。
また、第１のユニット回路30の可変ボリュウム37およ
び32の可変特性（それに加えられる制御信号に対する可
変制御特性）に対応する第３のデータおよび第４のデー
タが、第１のユニット回路30の製造時の調整工程におい
て測定され、ROM35に格納されている。
び32の可変特性（それに加えられる制御信号に対する可
変制御特性）に対応する第３のデータおよび第４のデー
タが、第１のユニット回路30の製造時の調整工程におい
て測定され、ROM35に格納されている。
この無線装置は、電源投入時において、第１のユニッ
ト回路30のCPU33が、データバス39、S/P変換器38、P/S
変換器45、データバス47を介して第２のユニット回路40
のROM43から変調器46の最適入力値に対応する第１のデ
ータおよび復調器41の出力値に対応する第２のデータを
読み出すとともに、データバス39を介してROM35から可
変ボリューム37および32の可変特性に対応する第３のデ
ータおよび第４のデータを読み出す。そしてCPU33は、
第１のデータおよび第３のデータに基づき可変ボリュー
ム37の制御値に対応する第５のデータを算出すると共
に、第２のデータおよび第４のデータに基づき可変ボリ
ューム32の制御値に対応する第６のデータを算出する。
この第５のデータおよび第６のデータはRAM34に格納さ
れ、CPU33は、このRAM34に格納された第５のデータおよ
び第６のデータに基づき可変ボリューム37に対する制御
信号および可変ボリューム32に対する制御信号を形成
し、この制御信号を可変ボリューム37および32にそれぞ
れ加える。これにより可変ボリューム37および32は第２
のユニット回路40に対して最適値に調整される。
ト回路30のCPU33が、データバス39、S/P変換器38、P/S
変換器45、データバス47を介して第２のユニット回路40
のROM43から変調器46の最適入力値に対応する第１のデ
ータおよび復調器41の出力値に対応する第２のデータを
読み出すとともに、データバス39を介してROM35から可
変ボリューム37および32の可変特性に対応する第３のデ
ータおよび第４のデータを読み出す。そしてCPU33は、
第１のデータおよび第３のデータに基づき可変ボリュー
ム37の制御値に対応する第５のデータを算出すると共
に、第２のデータおよび第４のデータに基づき可変ボリ
ューム32の制御値に対応する第６のデータを算出する。
この第５のデータおよび第６のデータはRAM34に格納さ
れ、CPU33は、このRAM34に格納された第５のデータおよ
び第６のデータに基づき可変ボリューム37に対する制御
信号および可変ボリューム32に対する制御信号を形成
し、この制御信号を可変ボリューム37および32にそれぞ
れ加える。これにより可変ボリューム37および32は第２
のユニット回路40に対して最適値に調整される。
この調整により、第１のユニット回路30と第２のユニ
ット回路40のインターフェース条件は完全に満足され
る。例えば、無線装置の使用者がマイクロフォン52から
音声を入力すれば、この音声信号は増幅器36で増幅さ
れ、更に可変ボリューム37で最適な入力レベルに変換さ
れ、信号ライン55を介して変調器46に入力され、電力増
幅器６で増幅され、アンテナ共用器42を介してアンテナ
９から送出される。
ット回路40のインターフェース条件は完全に満足され
る。例えば、無線装置の使用者がマイクロフォン52から
音声を入力すれば、この音声信号は増幅器36で増幅さ
れ、更に可変ボリューム37で最適な入力レベルに変換さ
れ、信号ライン55を介して変調器46に入力され、電力増
幅器６で増幅され、アンテナ共用器42を介してアンテナ
９から送出される。
また、アンテナ56で受信した信号は、アンテナ共用器
42を介して復調器41に加えられ、音声信号に復調され、
信号線53を介して可変ボリューム32に加えられ、最適な
レベルに変換され、増幅器31を介してスピーカ51に加え
られ、スピーカ51から音声として発音される。
42を介して復調器41に加えられ、音声信号に復調され、
信号線53を介して可変ボリューム32に加えられ、最適な
レベルに変換され、増幅器31を介してスピーカ51に加え
られ、スピーカ51から音声として発音される。
なお上記実施例では、調整装置を有する第１のユニッ
ト回路と調整装置を有しない第２のユニット回路を各１
つずつ設けて電子機器を構成したが、これに限定される
ものでなく、調整装置を有する第１のユニット回路と調
整装置を有しない第２のユニット回路を、それぞれ２つ
以上設けて電子機器を構成するようにしてもよい。
ト回路と調整装置を有しない第２のユニット回路を各１
つずつ設けて電子機器を構成したが、これに限定される
ものでなく、調整装置を有する第１のユニット回路と調
整装置を有しない第２のユニット回路を、それぞれ２つ
以上設けて電子機器を構成するようにしてもよい。
以上説明したようにこの発明によれば、第１のユニッ
ト回路のみに調整装置を設け、第２のユニット回路には
調整装置を設ける必要がなくなるので、回路構成は大幅
に簡単になり、また調整装置の調整も自動的に行われる
ので、ユニット回路交換におけるユニット回路間のイン
ターフェースレベル調整に要する手間を大幅に少なくす
ることができる。
ト回路のみに調整装置を設け、第２のユニット回路には
調整装置を設ける必要がなくなるので、回路構成は大幅
に簡単になり、また調整装置の調整も自動的に行われる
ので、ユニット回路交換におけるユニット回路間のイン
ターフェースレベル調整に要する手間を大幅に少なくす
ることができる。
第１図はこの発明の複数ユニット回路接続電子機器の一
実施例を示すブロック図、第２図は第１図に示した実施
例のユニット回路交換時における動作を説明するフロー
チャート、第３図はこの発明の複数ユニット回路接続電
子機器の他の実施例を示すブロック図、第４図はこの発
明を無線装置に適用したこの発明の一実施例を示すブロ
ック図である。 １、53、55……信号線、２、54……データ線、10、30…
…第１のユニット回路、11……制御演算部、12……記憶
部、13……調整部、20、40……第２のユニット回路、21
……記憶部、22……入力部、23……出力部、36……増幅
器、37……可変ボリューム、38……S/P変換器、39……
バスライン、41……復調器、42……アンテナ共用器、43
……リードオンリィメモリ（ROM）、44……電力増幅
器、45……P/S変換器、46……変調器、47……バスライ
ン、51……スピーカ、52……マイクロフォン、56……ア
ンテナ
実施例を示すブロック図、第２図は第１図に示した実施
例のユニット回路交換時における動作を説明するフロー
チャート、第３図はこの発明の複数ユニット回路接続電
子機器の他の実施例を示すブロック図、第４図はこの発
明を無線装置に適用したこの発明の一実施例を示すブロ
ック図である。 １、53、55……信号線、２、54……データ線、10、30…
…第１のユニット回路、11……制御演算部、12……記憶
部、13……調整部、20、40……第２のユニット回路、21
……記憶部、22……入力部、23……出力部、36……増幅
器、37……可変ボリューム、38……S/P変換器、39……
バスライン、41……復調器、42……アンテナ共用器、43
……リードオンリィメモリ（ROM）、44……電力増幅
器、45……P/S変換器、46……変調器、47……バスライ
ン、51……スピーカ、52……マイクロフォン、56……ア
ンテナ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−194706（ＪＰ，Ａ) 特開 昭61−242406（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 3/00 H04B 3/04 - 3/18 H04L 25/03
Claims (3)
- 【請求項１】調整手段を有する第１のユニット回路と、 調整手段を有しない第２のユニット回路と を少なくとも接続して構成される複数ユニット回路接続
電子機器であって、 前記第２のユニット回路に、 該第２のユニット回路の最適入力値に対応する第１のデ
ータを記憶する第１の記憶手段 を設け、 前記第１のユニット回路に、 前記第２のユニットへの出力値を調整する調整手段と、 前記調整手段の調整特性を示す第２のデータを記憶する
第２の記憶手段と、 前記第２のユニット回路の第１の記憶手段に記憶された
第１のデータと前記第２のユニット回路に記憶された第
２のデータに基き、前記第１のユニット回路の出力値を
前記第２のユニット回路の最適入力値と一致させるべく
前記調整手段の制御値を演算し、この制御値に基き前記
調整手段を制御する制御手段と を設けた複数ユニット回路接続電子機器。 - 【請求項２】調整手段を有する第１のユニット回路と、 調整手段を有しない第２のユニット回路と を少なくとも接続して構成される複数ユニット回路接続
電子機器であって、 前記第２のユニット回路に、 該第２のユニット回路の出力値に対応する第１のデータ
を記憶する第１の記憶手段 を設け、 前記第１のユニット回路に、 前記第２のユニットからの入力値を調整する調整手段
と、 前記調整手段の調整特性を示す第２のデータを記憶する
第２の記憶手段と、 前記第２のユニット回路の第１の記憶手段に記憶された
第１のデータと前記第２のユニット回路に記憶された第
２のデータに基き、前記第２のユニット回路からの入力
値を最適入力値すべく前記調整手段の制御値を演算し、
この制御値に基き前記調整手段を制御する制御手段と を設けた複数ユニット回路接続電子機器。 - 【請求項３】調整手段を有する第１のユニット回路と、 調整手段を有しない第２のユニット回路と を少なくとも接続して構成される複数ユニット回路接続
電子機器であって、 前記第２のユニット回路に、 該第２のユニット回路の最適入力値に対応する第１のデ
ータおよび前記第２のユニット回路の出力値に対応する
第２のデータを記憶する第１の記憶手段 を設け、 前記第１のユニット回路に、 前記第２のユニットへの出力値を調整する第１の調整手
段と、 前記第２のユニットへの入力値を調整する第２の調整手
段と、 前記第１の調整手段の調整特性を示す第３のデータと前
記第２の調整手段の調整特性を示す第４のデータとを記
憶する第２の記憶手段と、 前記第２のユニット回路の第１の記憶手段に記憶された
第１のデータと前記第２のユニット回路に記憶された第
３のデータに基き、前記第１のユニット回路の出力値を
前記第２のユニット回路の最適入力値と一致させるべく
前記第１の調整手段の第１の制御値を演算し、前記第２
のユニット回路の第１の記憶手段に記憶された第２のデ
ータと前記第１のユニット回路に記憶された第４のデー
タに基き、前記第２のユニット回路からの入力値を前記
第１のユニット回路の最適入力値とすべく前記第２の調
整手段の第２の制御値を演算し、この第２の制御値に基
き前記第２の調整手段を制御する制御手段と を設けた複数ユニット回路接続電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA 2013170 CA2013170A1 (en) | 1989-03-28 | 1990-03-27 | Electronic device including a plurality of unit circuits mounted on respective printed circuit boards |
| JP2078252A JP2980634B2 (ja) | 1989-03-28 | 1990-03-27 | 複数ユニット回路接続電子機器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-75766 | 1989-03-28 | ||
| JP7576689 | 1989-03-28 | ||
| JP2078252A JP2980634B2 (ja) | 1989-03-28 | 1990-03-27 | 複数ユニット回路接続電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0315901A JPH0315901A (ja) | 1991-01-24 |
| JP2980634B2 true JP2980634B2 (ja) | 1999-11-22 |
Family
ID=26416915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078252A Expired - Fee Related JP2980634B2 (ja) | 1989-03-28 | 1990-03-27 | 複数ユニット回路接続電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2980634B2 (ja) |
| CA (1) | CA2013170A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004161385A (ja) * | 2004-03-15 | 2004-06-10 | Kikusui Chemical Industries Co Ltd | 塗料容器 |
-
1990
- 1990-03-27 CA CA 2013170 patent/CA2013170A1/en not_active Abandoned
- 1990-03-27 JP JP2078252A patent/JP2980634B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2013170A1 (en) | 1990-09-28 |
| JPH0315901A (ja) | 1991-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |