JPH03156558A - Method for communication between host cpu and coprocessor - Google Patents
Method for communication between host cpu and coprocessorInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
この発明はホストＣＰＵとコプロセッサ（Ｃｏ−ｐｒｏ
ｃｅｓｓｏｒ ）との間の通信方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application This invention relates to a host CPU and a co-processor.
cessor).
従来の技術
ホストＣＰＵとコプロセッサとの間の通信処理において
、コプロセッサにはタイマが無いので。Conventional technology In communication processing between a host CPU and a coprocessor, the coprocessor does not have a timer.
時間管理はすべてホストＣＰＵが行なっていた。All time management was done by the host CPU.
たとえばディジタル・フィルタリング処理、その他の処
理をコプロセッサに行なわせる場合、ホス１−ＣＰＵは
自己のタイマによる管理に基づいて。For example, when having a coprocessor perform digital filtering processing or other processing, the host 1-CPU is managed based on its own timer.
一定時間間隔でコプロセッサに割込をかける。コプロセ
ッサはホストＣＰＵからの割込信号に応答して１割込処
理によってホストＣＰＵからの入力データを受信し、所
与の演算を開始する。ホストＣＰＵは人力データをコプ
ロセッサに送信した後、コプロセッサからの出力データ
を受信するために単に待機するか、またはコプロセッサ
からの割込を許可した状態で他の処理を行なう。コプロ
セッサは所与の演算処理を終えると、待機しているホス
トＣＰＵに演算結果を表わす出力データを送信するか、
またはホストＣＰＵに割込をかけて出力データを送信す
る。コプロセッサは出力データ送信後、再びホストＣＰ
Ｕからの入力データを受信するために待機する。Interrupts the coprocessor at regular intervals. The coprocessor receives input data from the host CPU through one interrupt process in response to an interrupt signal from the host CPU, and starts a given operation. After the host CPU sends the human input data to the coprocessor, it simply waits to receive output data from the coprocessor or performs other processing while allowing interrupts from the coprocessor. When the coprocessor finishes a given calculation process, it either sends output data representing the calculation result to the waiting host CPU, or
Or interrupt the host CPU and transmit the output data. After sending the output data, the coprocessor returns to the host CP.
Waits to receive input data from U.
発明が解決しようとする問題点
上述の従来の通信方法によると、コプロセッサは割込処
理によって所与の演算を行なうのでネスティングが１つ
深くなるという問題がある。またホストＣＰＵがコプロ
セッサからの出力データを受信するために単に待機する
だけでは無駄時間が多いし、コプロセッサからの割込に
よって出力データを受付けるようにするとソフトウェア
処理が複雑になり、バスの他にＩ１０ラインが２水金分
に必要になるという欠点がある。Problems to be Solved by the Invention According to the conventional communication method described above, there is a problem in that the coprocessor performs a given operation by interrupt processing, so that the nesting becomes one deeper. Furthermore, if the host CPU simply waits to receive output data from the coprocessor, there is a lot of wasted time, and if the host CPU accepts output data by interrupt from the coprocessor, software processing becomes complicated, and The disadvantage is that two I10 lines are required.
この発明は１割込を使用することなく簡単に同期をとっ
てデータの送受信が可能であり、しがもバス以外にＩ１
０ラインを必要としないホストＣＰＵとコプロセッサと
の間の通信方法を提供するものである。This invention makes it possible to easily synchronize data transmission and reception without using 1 interrupt, and it is possible to transmit and receive data in a synchronized manner without using 1 interrupt.
A communication method between a host CPU and a coprocessor that does not require a 0 line is provided.
問題を解決するための手段
この発明においてはホストＣＰＵとコプロセッサとをバ
スで接続し、ホストＣＰＵとコプロセッサに共通のフラ
グを設けている。またホストＣＰＵからコプロセッサに
送信するデータの単位数と単位ごとの送信順序、および
コプロセッサからホストＣＰＵに送信するデータの単位
数と単位ごとの送信順序をあらかじめ定めている。Means for Solving the Problem In the present invention, a host CPU and a coprocessor are connected by a bus, and a common flag is provided for the host CPU and coprocessor. Further, the number of data units to be transmitted from the host CPU to the coprocessor and the transmission order for each unit, and the number of data units to be transmitted from the coprocessor to the host CPU and the transmission order for each unit are determined in advance.
共通フラグが一方の状態にあるときにはコプロセッサは
待機し、ホストＣＰＵはデータを一単位ごとにコプロセ
ッサに送信またはコプロセッサから受信しかつ共通フラ
グを他方の状態とする。共通フラグが他方の状態にある
ときにはホストＣＰＵは待機し、コプロセッサはデータ
を一単位ごとにホストＣＰＵから受信またはホストＣＰ
Ｕに送信しかつ共通フラグを上記一方の状態とする。さ
らに、あらかじめ定められた単位数のデータの送信また
は受（２が終了したときに送信と受信とを切替える。When the common flag is in one state, the coprocessor waits, and the host CPU sends or receives data in units of data to or from the coprocessor and sets the common flag to the other state. When the common flag is in the other state, the host CPU waits and the coprocessor receives data unit by unit from the host CPU or
and sets the common flag to one of the above states. Furthermore, when transmission or reception of a predetermined number of units of data (2) is completed, transmission and reception are switched.
作 用
ホストＣＰＵは、共通フラグが一方の状態にあるときに
は、データを一単位ごとにコプロセッサに送信またはコ
プロセッサから受信しかつ共通フラグを他方の状態とす
る。あらかじめ定められた単位数のデータの送信または
受信が終了したときに送信と受信とを切替える。ホスト
ＣＰＵは共通フラグが他方の状態にあるときには待機す
る。Operation When the common flag is in one state, the host CPU transmits data to or receives data from the coprocessor in units of units, and sets the common flag to the other state. Transmission and reception are switched when transmission or reception of a predetermined number of units of data is completed. The host CPU waits when the common flag is in the other state.
コプロセッサは、共通フラグが他方の状態にあるときに
は、データを一単位ごとにホストＣＰＵから受信または
ホストＣＰＵに送信しかつ共通フラグを上記一方の状態
とする。あらかじめ定められた単位数のデータの受信ま
たは送信が終了したときに受信と送信とを切替える。コ
プロセッサは共通フラグが一方の状態にあるときには待
機する。When the common flag is in the other state, the coprocessor receives data from or transmits data to the host CPU in units of units, and sets the common flag to one of the above states. Switching between reception and transmission occurs when reception or transmission of a predetermined number of units of data is completed. The coprocessor waits when the common flag is in one state.
実施例
第１図はホストＣＰＵとコプロセッサとの間の通信シス
テム全体の構成の概要を示すものである。Embodiment FIG. 1 shows an overview of the overall configuration of a communication system between a host CPU and a coprocessor.
ホストＣＰＵｌ０とコプロセッサ２０とはバスにより相
互に接続されている。ホストＣＰＵｌ０には。Host CPU10 and coprocessor 20 are interconnected by a bus. For host CPU10.
コプロセッサ２０に送信すべき、およびコプロセッサ２
０から受信したデータを格納するＲＡＭＩＩに加えて、
２つのレジスタＲＯ，Ｒ１が設けられている。to be sent to coprocessor 20 and coprocessor 2
In addition to RAMII, which stores data received from 0,
Two registers RO and R1 are provided.
コプロセッサ２０には、ホストＣＰＵｌ０から受信した
。およびホストＣＰＵＩＧに送信すべきデータを格納す
るＲＡＭ２１の他に、ＲＡＭ２１の番地を指定するデー
タ・ポインタＤＰ、送受信バッファとして作用するデー
タ・レジスタＤＲ，および共通フラグＲＱＭの状態を示
すスティタス・レジスタＳＲを備えている。The coprocessor 20 receives the information from the host CPU10. In addition to the RAM 21 that stores data to be transmitted to the host CPUIG, a data pointer DP that specifies the address of the RAM 21, a data register DR that acts as a transmission/reception buffer, and a status register SR that indicates the state of the common flag RQM are provided. We are prepared.
コプロセッサ２０がデータ・レジスタＤＲにデータを書
込むかまたは同レジスタＤＲからデータを読出せばステ
ィタス・レジスタＳＲの共通フラグＲＱＭが１となるよ
うに、さらにホストＣＰＵｌ０がデータ・レジスタＤＲ
にデータを書込むかまたは同レジスタＤＲからデータを
読出せば０となるようにハードウェア上で構成されてい
る。In addition, the host CPU10 writes data to the data register DR so that the common flag RQM of the status register SR becomes 1 when the coprocessor 20 writes data to or reads data from the data register DR.
The hardware is configured so that writing data to or reading data from the register DR becomes 0.
第２図はホストＣＰＵｌ０からコプロセッサ２０にデー
タを送信するときの共通フラグＲＱＭの状態遷移を示す
ものであり、第３図はコプロセッサ２０からホストＣＰ
Ｕｌ０にデータを送信するときの共通フラグＲＱＭの状
態遷移を示すものである。FIG. 2 shows the state transition of the common flag RQM when data is transmitted from the host CPU 10 to the coprocessor 20, and FIG.
It shows the state transition of the common flag RQM when transmitting data to Ul0.
ホストＣＰ Ｕ １０は共通フラグＲＱＭがＯの場合は
待機し、１の場合はデータを送信または受信して共通フ
ラグＲＱＭを１にする。あらかじめ定められているデー
タの数の送信終了または受信終了によって送信と受信と
を切分ける。コプロセッサ２０は共通フラグＲＯＭが１
の場合に待機し、共通フラグＲＱＭが０の場合にはデー
タを受信または送信して共通フラグＲＱＭを１にする。The host CPU 10 waits if the common flag RQM is 0, and sets the common flag RQM to 1 by transmitting or receiving data if it is 1. Transmission and reception are separated by completion of transmission or reception of a predetermined number of data. The coprocessor 20 has one common flag ROM.
If the common flag RQM is 0, it receives or transmits data and sets the common flag RQM to 1.
あらかしめ定められているデータの数の受信終了または
送信終了によって受信と送信とが切り替えられる。Reception and transmission are switched upon completion of reception or transmission of a predetermined number of data.
第２図において、ホストＣＰ Ｕ ｔｏからコプロセッ
サ２０’にデータを送信する場合には、共通フラグＲＱ
Ｍが１のときにホストＣＰＵｌ０がＲＡＭＩＩの１単位
のデータ（たとえば１バイト）をコプロセッサ２０のデ
ータ・レジスタＤＲに書込む。これにより共通フラグＲ
ＱＭが０となるのでコプロセッサ２０はデータ・レジス
タＤＲのデータをＲＡＭ２１に格納する。共通フラグＲ
ＱＭは１となる。これにより１単位のデータがホストＣ
ＰＵｌ０からコプロセッサ２０に送信されたことになる
。上記の動作が所要数回繰返される。In FIG. 2, when transmitting data from the host CPU to the coprocessor 20', the common flag RQ
When M is 1, host CPU 10 writes one unit of data (for example, one byte) in RAMII to data register DR of coprocessor 20. As a result, the common flag R
Since QM becomes 0, the coprocessor 20 stores the data in the data register DR in the RAM 21. Common flag R
QM becomes 1. This allows one unit of data to be transferred to host C.
This means that it was sent from PUl0 to the coprocessor 20. The above operation is repeated as many times as required.
第３図においてコプロセッサ２０からホストＣＰＵｌ０
にデータを送信する場合には、共通フラグＲＱＭが０の
ときにコプロセッサ２０はそのＲＡＭ２１の１単位のデ
ータをデータ・レジスタＤ Ｒ１，：書込む。これによ
り共通フラグは１となるので１次にホストＣＰＵｌ０は
データ・レジスタＤＲのデータをＲＡＭＩＩに読込む。In FIG. 3, from the coprocessor 20 to the host CPU10
When the common flag RQM is 0, the coprocessor 20 writes one unit of data in the RAM 21 to the data register DR1. As a result, the common flag becomes 1, so the primary host CPU 10 reads the data in the data register DR into RAMII.
共通フラグは再び０となる。以上の動作が所要回繰返さ
れることにより所要数単位のデータがコプロセッサ２０
からホストＣＰＵｌ０に送られることになる。The common flag becomes 0 again. By repeating the above operations the required number of times, the required number of units of data is transferred to the coprocessor 20.
The data will be sent from the host CPU10 to the host CPU10.
上記のデータ送受信処理を行なうためのホストＣＰＵｌ
０の処理手順が第４図に、コプロセッサ２０の処理手順
が第５図にそれぞれ示されている。Host CPU for performing the above data transmission/reception processing
The processing procedure of the coprocessor 20 is shown in FIG. 4, and the processing procedure of the coprocessor 20 is shown in FIG.
データの一単位は８ビツトまたは１６ビツトにより構成
される。ホストＣＰＵｌ０からコプロセッサ２０に送信
すべきデータの単位数をｍとする。またコプロセッサ２
０からホストＣＰＵｌ０に送信すべき単位数をｎとする
。One unit of data consists of 8 or 16 bits. Let m be the number of units of data to be transmitted from the host CPU 10 to the coprocessor 20. Also coprocessor 2
Let n be the number of units to be transmitted from 0 to host CPU10.
まずホストＣＰＵｌ０からコプロセッサ２０にデータを
送信する処理について説明する。First, the process of transmitting data from the host CPU 10 to the coprocessor 20 will be described.
第４図を参照して、ホストＣＰＵｌ０においては単位数
ｍがレジスタＲ１にセットされ（ステップ３１） コ
プロセッサ２０のスティタス・レジスタＳＲにある共通
フラグＲＱＭがレジスタＲＯに読込まれる（ステップ３
２）。共通フラグＲＱＭが１であれば（ステップ３３で
ＹＥＳ ） 、ホストＣＰＵｌ０のＲＡ Ｍ １１から
１単位のデータが読出され、これがバスを通して送信さ
れてコプロセッサ２０のデータ・レジスタＤＲにセット
される（ステップ３４）。これにより共通フラグＲＱＭ
は０になる。Referring to FIG. 4, in the host CPU 10, the number of units m is set in the register R1 (step 31), and the common flag RQM in the status register SR of the coprocessor 20 is read into the register RO (step 3).
2). If the common flag RQM is 1 (YES in step 33), one unit of data is read from the RAM 11 of the host CPU 10, transmitted through the bus, and set in the data register DR of the coprocessor 20 (step 33). 34). As a result, the common flag RQM
becomes 0.
最後に、レジスタＲ１の所定数ｍが−１（デクレメント
）される（ステップ３５）。上述したステップ３２〜３
５の処理は、共通フラグＲＱＭが１になる毎に、レジス
タＲ１の内容が−１になるまで（すなわちキャリイＣＹ
が１になるまで）繰返して行なわれる（ステップ３６）
。ＣＹ≠０となるとホストＣＰＵｌ０はデータの加工処
理に移る（ステップ３７）。Finally, the predetermined number m in the register R1 is decremented by 1 (step 35). Steps 32-3 mentioned above
The process in step 5 is performed every time the common flag RQM becomes 1 until the contents of register R1 become -1 (that is, carry CY
is repeated (step 36) until
. When CY≠0, the host CPU 10 moves to data processing (step 37).
コプロセッサ２０においては、第５図を参照して、上述
の所定数ｍがデータ・ポインタＤＰにセットされる（ス
テップ５１）。次に、データ・レジスタＤＲに格納され
ていた先のデータがテンポラリイ・レジスタＴＲに退避
させられる（ステップ５２）。これによりデータ・レジ
スタＤＲの内容は空となりホストＣＰＵｌ０からのデー
タを受入れ可能な状態となる。また、データ・レジスタ
ＤＲからのデータの読出しによって共通フラグＲＱＭが
１となり、ホストＣＰＵＩＧによるデータの送信を促す
。In the coprocessor 20, referring to FIG. 5, the above-mentioned predetermined number m is set in the data pointer DP (step 51). Next, the previous data stored in the data register DR is saved in the temporary register TR (step 52). As a result, the contents of the data register DR become empty and become ready to accept data from the host CPU10. Further, reading data from the data register DR sets the common flag RQM to 1, prompting the host CPUIG to transmit data.
上述したようにホストＣＰ Ｕ １０がデータをデータ
・レジスタＤＲに書込むと（第４図ステップ３４）共通
フラグＲＯＭは０となるので（ステ１．ブ５３でＮＯ）
、ホストＣＰＵｌ０から送信されデータ・レジスタＤＲ
にセットされているデータがＲＡＭ２１のデータ・ポイ
ンタＤＰによって指定されるアドレスに格納されるとと
もに、データーポインタＤＰの内容が−１（デクレメン
ト）される（ステップ５４）。データ・レジスタＤＲか
らＲＡＭ２１へのデータの転送によって共通フラグＲＱ
Ｍは再び１となる。As described above, when the host CPU 10 writes data to the data register DR (Step 34 in FIG. 4), the common flag ROM becomes 0 (NO in Step 1.B53).
, sent from host CPU10 to data register DR
The data set in is stored in the address specified by the data pointer DP of the RAM 21, and the contents of the data pointer DP are decremented by -1 (step 54). Common flag RQ is set by transferring data from data register DR to RAM21.
M becomes 1 again.
コプロセッサ２０では上述のステップ５４の処理が、共
通フラグＲＱＭが０となったときに、データ・ポインタ
ＤＰの内容が０となるまで繰返される（ステップ５５）
。そしてデータ・ポインタＤＰの内容が０となると、共
通フラグＲＱＭが０となったときに（ステップ５６）、
データ・レジスタＤＲに格納されているホストＣＰＵｌ
０から送られた最後のデータがＲＡＭ２１に書込まれる
（ステップ５７）。このステップ５７の処理ではコプロ
セッサ２０によるデータ・レジスタＤＲからのデータの
読出しにもかかわらず共通フラグＲＱＭは変化せず０の
ままに保持される。この後、コプロセッサ２０は受信し
たデータを用いて所与の演算処理を行なう（ステップ５
８）。In the coprocessor 20, the process of step 54 described above is repeated until the content of the data pointer DP becomes 0 when the common flag RQM becomes 0 (step 55).
. When the content of the data pointer DP becomes 0, when the common flag RQM becomes 0 (step 56),
Host CPUl stored in data register DR
The last data sent from 0 is written to the RAM 21 (step 57). In the process of step 57, the common flag RQM remains unchanged at 0 even though the coprocessor 20 reads data from the data register DR. After that, the coprocessor 20 uses the received data to perform a given calculation process (step 5).
8).
次にコプロセッサ２０からホストＣＰＵｌ０にデータを
送信する場合の処理について説明する。Next, a process for transmitting data from the coprocessor 20 to the host CPU10 will be described.
第５図を参照して、コプロセッサ２０においては、ホス
トＣＰ Ｕ １０に送信すべきデータ量を表わす単位数
ｎがデーターポインタＤＰにセットされ（ステップ５９
）、続いてデータ・ポインタＤＰの内容によってアドレ
スされるＲＡＭ２１の記憶エリアから一単位のデータが
読出されデーターレジスタＤＲにセットされるとともに
、データ・ポインタＤＰの内容が−１される（ステップ
６０）。データ・レジスタＤＲへのデータの書込みによ
って共通フラグＲＯＭは１となる。ステップ６０の処理
は、共通フラグＲＱＭがＯになる毎に（ステップ６１）
、データ・ポインタＤＰの内容がＯになるまで繰返して
実行される（ステップ６２）。Referring to FIG. 5, in coprocessor 20, a unit number n representing the amount of data to be transmitted to host CPU 10 is set in data pointer DP (step 59).
), then one unit of data is read from the storage area of the RAM 21 addressed by the contents of the data pointer DP and set in the data register DR, and the contents of the data pointer DP are decremented by 1 (step 60). . The common flag ROM becomes 1 by writing data to the data register DR. The process in step 60 is performed every time the common flag RQM becomes O (step 61).
, are repeatedly executed until the content of the data pointer DP becomes O (step 62).
第４図を参照して、ホストＣＰＵｌ０においては、所定
数ｎがレジスタＲ１にセットされたのち（ステップ３８
）、スティタスφレジスタＳＲにおける共通フラグＲＱ
Ｍの状態がレジスタＲＯに読込まれる（ステップ３９）
。共通フラグＲＱＭが１であれば（ステップ４Ｇ）、第
５図ステップ６０でデータ・レジスタＤＲに書込まれた
データがＲＡＭＩＩに読込まれる（ステップ４２）。ホ
ストＣＰ Ｕ １０によるデーターレジスタＤＲからの
データの読出しによって共通フラグＲＱＭはＯになる。Referring to FIG. 4, in the host CPU 10, after a predetermined number n is set in the register R1 (step 38
), common flag RQ in status φ register SR
The state of M is read into register RO (step 39).
. If the common flag RQM is 1 (step 4G), the data written to the data register DR in step 60 of FIG. 5 is read into RAM II (step 42). The common flag RQM becomes O when the host CPU 10 reads data from the data register DR.
この後、レジスタＲ１の内容が−１される（ステップ４
２）。ステップ３９〜４２の処理は、共通フラグＲＱＭ
が１になる毎に（ステップ４０）、レジスタＲ１のキャ
リイＣＹが１となるまで（ステップ４３）、繰返して行
なわれる。データ受信処理が終了すると、演算処理が行
なわれ（ステップ４４）、所定時間経過したことを確認
した上でステップ３１に戻る（ステップ４５）。After this, the contents of register R1 are decremented by 1 (step 4
2). The processing in steps 39 to 42 is performed using the common flag RQM.
The process is repeated every time CY becomes 1 (step 40) until carry CY in register R1 becomes 1 (step 43). When the data reception process is completed, arithmetic processing is performed (step 44), and after confirming that a predetermined time has elapsed, the process returns to step 31 (step 45).
なお、ホストＣＰ Ｕ １０の処理をタイマ割込で行な
う場合には、ステップ４５の時間待合せを省略できるの
はいうまでもない。It goes without saying that when the processing of the host CPU 10 is performed by timer interrupt, the time waiting in step 45 can be omitted.
発明の効果
以上のようにしてこの発明によると、バス以外にＩ１０
ラインは必要なくなる。また１割込を使用することなく
、簡単に同期をとってホストＣＰＵとコプロセッサとの
間でデータの送受信を行なうことができる。As described above, according to this invention, in addition to buses, I10
The line is no longer needed. Furthermore, data can be easily synchronized and sent and received between the host CPU and the coprocessor without using one interrupt.
第１図はホストＣＰＵとコプロセッサとの間の通信装置
の全体構成を示すブロック図である。
第２図はホストＣＰＵからコプロセッサへデータを送信
するときの共通フラグの状態遷移図であり、第３図はコ
プロセッサからホストＣＰＵヘデータを送信するときの
共通フラグの状態遷移図である。
第４図はホストＣＰＵの通信処理手順を示すフロー・チ
ャート、第５図はコプロセッサの通信処理手順を示すフ
ロー・チャートである。
１０・・・ホス
ト
ＰＵ。
２０・・・コプロセッサ。
ＳＲ・・・共通フラグの状態を示す
スティタス・
レジスタ。
以
上FIG. 1 is a block diagram showing the overall configuration of a communication device between a host CPU and a coprocessor. FIG. 2 is a state transition diagram of the common flag when data is transmitted from the host CPU to the coprocessor, and FIG. 3 is a state transition diagram of the common flag when data is transmitted from the coprocessor to the host CPU. FIG. 4 is a flow chart showing the communication processing procedure of the host CPU, and FIG. 5 is a flow chart showing the communication processing procedure of the coprocessor. 10...Host PU. 20...Coprocessor. SR: Status register that indicates the status of common flags. that's all
Claims (1)
数と単位ごとの送信順序、およびコプロセッサからホス
トＣＰＵに送信するデータの単位数と単位ごとの送信順
序をあらかじめ定めておき、 共通フラグが一方の状態にあるときにはコプロセッサは
待機し、ホストＣＰＵはデータを一単位ごとにコプロセ
ッサに送信またはコプロセッサから受信しかつ共通フラ
グを他方の状態とし、共通フラグが他方の状態にあると
きにはホストＣＰＵは待機し、コプロセッサはデータを
一単位ごとにホストＣＰＵから受信またはホストＣＰＵ
に送信しかつ共通フラグを上記一方の状態とし、あらか
じめ定められた単位数のデータの送信または受信が終了
したときに送信と受信とを切替える、 ホストＣＰＵとコプロセッサとの間の通信方法。[Claims] A host CPU and a coprocessor are connected by a bus, a common flag is provided between the host CPU and the coprocessor, and the number of units of data to be transmitted from the host CPU to the coprocessor and the transmission order for each unit are determined. The number of data units to be sent from the coprocessor to the host CPU and the sending order for each unit are determined in advance, and when the common flag is in one state, the coprocessor waits, and the host CPU sends the data unit by unit to the coprocessor. When the common flag is in the other state, the host CPU waits, and the coprocessor receives data unit by unit from or receives data from the host CPU.
A communication method between a host CPU and a coprocessor, in which the common flag is set to one of the above states, and the transmission and reception are switched when the transmission or reception of a predetermined number of units of data is completed.
Priority Applications (1)
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| JP29402489A JPH03156558A (en) | 1989-11-14 | 1989-11-14 | Method for communication between host cpu and coprocessor |
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| JP29402489A Pending JPH03156558A (en) | 1989-11-14 | 1989-11-14 | Method for communication between host cpu and coprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03156558A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999014685A1 (en) * | 1997-09-16 | 1999-03-25 | Hitachi, Ltd. | Data processor and data processing system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159958A (en) * | 1984-01-30 | 1985-08-21 | Nec Ic Microcomput Syst Ltd | Data transfer controlling circuit |
| JPS63308660A (en) * | 1987-06-10 | 1988-12-16 | Mitsubishi Electric Corp | Message exchanging system for data processing device |
-
1989
- 1989-11-14 JP JP29402489A patent/JPH03156558A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159958A (en) * | 1984-01-30 | 1985-08-21 | Nec Ic Microcomput Syst Ltd | Data transfer controlling circuit |
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Cited By (1)
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