JPS6240751B2 - - Google Patents
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- JPS6240751B2 JPS6240751B2 JP56153041A JP15304181A JPS6240751B2 JP S6240751 B2 JPS6240751 B2 JP S6240751B2 JP 56153041 A JP56153041 A JP 56153041A JP 15304181 A JP15304181 A JP 15304181A JP S6240751 B2 JPS6240751 B2 JP S6240751B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
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Description
【発明の詳細な説明】
(a) 技術分野の説明
本発明はプロセスコントローラとプロセス入出
力装置との間に位置し、両者の間のデータ伝送を
シリアル化して外線数を減らすと共に、入出力制
御をプロセスコントローラに代つて行う、マイク
ロプロセツサをベースとする入出力制御装置に関
する。[Detailed Description of the Invention] (a) Description of the Technical Field The present invention is located between a process controller and a process input/output device, serializes data transmission between the two to reduce the number of external lines, and also controls input/output. The present invention relates to a microprocessor-based input/output control device that performs functions in place of a process controller.
(b) 従来技術の説明
プロセスコントローラ（以下PCと略す。）には
各種のプロセス入出力装置（以下プロセスＩ／Ｏ
と略す。）が接続される。それらの中にはデイジ
タル入力（以下DIと略す。）、デイジタル出力
（以下DOと略す。）、入力変化検出付デイジタル入
力（以下CDDIと略す。）等がある。通常DIやDO
は大量のプロセス情報を周期的に送受信している
ものであり、CDDIは割込みを使用して高速の処
理を要求するものである。(b) Description of conventional technology A process controller (hereinafter abbreviated as PC) has various process input/output devices (hereinafter referred to as process I/O
It is abbreviated as ) are connected. These include digital input (hereinafter abbreviated as DI), digital output (hereinafter abbreviated as DO), digital input with input change detection (hereinafter abbreviated as CDDI), etc. Usually DI or DO
CDDI periodically sends and receives large amounts of process information, and CDDI uses interrupts to request high-speed processing.
従来このようなプロセスＩ／Ｏのサポートは、
PCが直接行つていた。しかしPCとプロセスＩ／
Ｏ間には多数のアドレス線やデータ線が必要であ
り、両者の距離が離れている場合には、この外線
の取り回しや布設が難題となる事があつた。そこ
で外線数を減らす為にPCからプロセスＩ／Ｏへ
のデータの入出力は、非同期式送受信器（以下
ARTと略す。）を使用して、シリアル伝送される
事が多い。しかし、大量のデータブロツクを
ARTを介して周期的に入出力する事は、PCにと
つてかなり大きな負担である。その為、以前にも
このシリアル入出力動作を代行するような入出力
制御装置はあつたが、それらは単に周期的にデー
タの入出力を行うもので、CDDI等の割込み使用
機器のサポートは不可能であつた。 Conventionally, support for such process I/O is
PC was going directly. However, PC and process I/
A large number of address lines and data lines are required between O and O, and when the two are far apart, routing and laying these external lines sometimes becomes a challenge. Therefore, in order to reduce the number of external lines, data input/output from the PC to process I/O is performed using an asynchronous transmitter/receiver (hereinafter referred to as
Abbreviated as ART. ) is often used for serial transmission. However, large amounts of data blocks
Periodic input/output via ART places a considerable burden on the PC. Therefore, although there have been input/output control devices that perform this serial input/output operation in the past, they simply input and output data periodically and do not support devices that use interrupts such as CDDI. It was possible.
(c) 発明の目的
本発明は上記の事情に鑑みてなされたもので、
マイクロプロセツサをベースとし、スキヤン入出
力動作と割込み入出力動作の２種の入出力動作が
可能な入出力制御装置を、PCとプロセスＩ／Ｏ
の間に置き、両者の間のデータ入出力をシリアル
伝送化する事により、外線数の削減と標準化を計
ると共に、PCの入出力制御を代行させる事によ
つて高パフオーマンスの入出力制御装置を得る事
を目的とする。(c) Purpose of the invention The present invention has been made in view of the above circumstances.
The input/output control device is based on a microprocessor and is capable of two types of input/output operations: scan input/output operation and interrupt input/output operation.
By serially transmitting data input and output between the two, it is possible to reduce and standardize the number of external lines, and by having the PC perform input and output control, it is possible to create a high-performance input and output control device. The purpose is to obtain.
(d) 発明の構成、作用
第１図のブロツク図を使用して本発明の入出力
制御装置の構成及び動作について説明する。(d) Structure and operation of the invention The structure and operation of the input/output control device of the present invention will be explained using the block diagram of FIG.
本発明の入出力制御装置はスキヤン入出力動作
と、割込み入出力動作の２種の入出力動作が可能
である事を特徴とするが、まずスキヤン入出力動
作について説明する。 The input/output control device of the present invention is characterized in that it is capable of two types of input/output operations: a scan input/output operation and an interrupt input/output operation. First, the scan input/output operation will be explained.
スキヤン入出力とはPCとプロセスＩ／Ｏ等の
外部機器との間で、あるまとまつたデータのブロ
ツクを周期的に入出力する事である。 Scan input/output is the periodic input/output of a certain block of data between a PC and an external device such as a process I/O.
先ずPC１はPCシステムバス２を介して、本発
明の入出力制御装置３内のスキヤン送信データメ
モリ８に送信すべきデータをセツトした後、マス
コマンドレジスタ４に動作モード及び入出力開始
等のコマンドをセツトする。すると割込制御回路
５がマイクロプロセツサ１２へ起動割込みをかけ
る。マイクロプロセツサ１２は起動割込みを受け
ると、マスタコマンドレジスタ４の内容を確認
し、場合によつては補助制御データメモリ７の内
容も参照して指令された入出力動作を開始する。 First, the PC 1 sets data to be transmitted to the scan transmission data memory 8 in the input/output control device 3 of the present invention via the PC system bus 2, and then inputs commands such as operation mode and input/output start to the mass command register 4. Set. Then, the interrupt control circuit 5 issues a startup interrupt to the microprocessor 12. When the microprocessor 12 receives a startup interrupt, it checks the contents of the master command register 4 and, if necessary, also refers to the contents of the auxiliary control data memory 7 to start the instructed input/output operation.
スキヤン送信動作の場合には、スキヤン送信デ
ータメモリ８内のデータブロツクを、入出力制御
装置３に接続されるプロセスＩ／Ｏ２０、又は外
部機器に対してART１７及び送信インタフエー
ス１８を介して、定周期で送信する。PC１は一
旦起動割込みをかけ、入出力制御装置３がスキヤ
ン送信を開始した後は送信制御には一切関知せ
ず、スキヤン送信データメモリ１８に単に送信デ
ータを書き込むだけで、そのデータをプロセス
Ｉ／Ｏ２０等の外部機器へ送信する事が可能とな
る。 In the case of a scan transmission operation, the data block in the scan transmission data memory 8 is sent to the process I/O 20 connected to the input/output control device 3 or to an external device via the ART 17 and the transmission interface 18. Send at regular intervals. Once the PC 1 issues a startup interrupt and the input/output control device 3 starts scan transmission, it is not involved in transmission control at all, and simply writes the transmission data to the scan transmission data memory 18, and transfers the data to the process I/O. It becomes possible to transmit to external equipment such as O20.
スキヤン受信時にはプロセスＩ／Ｏ２０が、定
周期で送信して来るデータのブロツクを、スキヤ
ン受信データメモリ９にストアする。PC１はこ
のデータを普通のメモリデータとして簡単に読み
出す事ができる。 During scan reception, the process I/O 20 stores blocks of data transmitted at regular intervals in the scan reception data memory 9. PC1 can easily read this data as ordinary memory data.
以上の説明から明らかな様に、本発明の入出力
制御装置を使用する事によつて、PCはシリアル
入出力の為の制御を全く逃れる事が可能となり、
単に送受信データメモリのアクセスのみを行えば
よい事になり、その負担は大幅に軽減される。 As is clear from the above explanation, by using the input/output control device of the present invention, it becomes possible for the PC to completely escape control for serial input/output.
It is now necessary to simply access the transmit/receive data memory, which greatly reduces the burden.
次に割込み入出力動作について説明する。 Next, interrupt input/output operations will be explained.
割込み入出力とは、上記スキヤン入出力とは異
なり必要な時に、スキヤン周期とは全く無関係に
データの入出力を行う事である。 Interrupt input/output, unlike the scan input/output described above, is data input/output when necessary, completely independent of the scan cycle.
第１図のブロツク図を使用して割込み入出力モ
ードの動作について説明する。 The operation of the interrupt input/output mode will be explained using the block diagram of FIG.
PC１からプロセンＩ／Ｏ２０に対して割込み
送信を行いたい時、PC１は入出力制御装置３内
の割込み送信データメモリ１０内に送信したいデ
ータを書き込む。その後マスタコマンドレジスタ
４に割込み送信コマンドをセツトすると割込み制
御回路５がマイクロプロセツサ１２に割込みをか
けて実際の送信を行わせる。マイクロプロセツサ
１２はマスタコマンドレジスタ４内に割込み送信
コマンドを確認すると、割込み送信データメモリ
１０内のデータを割込み送信テキストに編集し
て、プロセスＩ／Ｏ２０へ送信する。この場合に
もしスキヤン送信が行われていたとしても、デー
タブロツクの送信の合間に割込み送信が行われる
ので、割込み送信データの送信までの待ち時間は
最小になるようにしている。 When the PC 1 wants to transmit an interrupt to the processor I/O 20, the PC 1 writes the data to be transmitted into the interrupt transmission data memory 10 in the input/output control device 3. Thereafter, when an interrupt transmission command is set in the master command register 4, the interrupt control circuit 5 interrupts the microprocessor 12 to perform actual transmission. When the microprocessor 12 confirms the interrupt transmission command in the master command register 4, it edits the data in the interrupt transmission data memory 10 into an interrupt transmission text and transmits it to the process I/O 20. In this case, even if scan transmission is performed, interrupt transmission is performed between data block transmissions, so that the waiting time until transmission of interrupt transmission data is minimized.
割込み受信については、プロセスＩ／Ｏ２０か
ら入出力制御装置３内の割込み受信データメモリ
１１に書き込みがあつた場合にこれを割込み受信
データと見做す。プロセスＩ／Ｏ２０との間で送
受信されるデータブロツクには各々データブロツ
クNo.がつけられている。したがつて入出力制御装
置３は、プロセスＩ／Ｏ２０からスキヤン送信さ
れているデータブロツクの中に割込み送信データ
ブロツクが含まれていたとしても、データブロツ
クNo.の違いからそれを容易に区別する事が可能で
あり、受信したデータを一旦受信データバツフア
１６にストアし、エラーチエツクをした後スキヤ
ン受信データメモリ９または割込受信データメモ
リ１１の各々の受信データメモリブロツクへ転送
する。この転送が終了した時点で入出力制御装置
３がスレーブコマンドレジスタ６に割込み受信が
あつた事を知らせるフラグをたてると、割込み制
御回路５がPC１に対して割込みをかけてそのデ
ータの処理を求めるのである。 Regarding interrupt reception, when the process I/O 20 writes to the interrupt reception data memory 11 in the input/output control device 3, this is regarded as interrupt reception data. Each data block sent to and received from the process I/O 20 is assigned a data block number. Therefore, even if an interrupt transmission data block is included in the data blocks scanned and transmitted from the process I/O 20, the input/output control device 3 can easily distinguish it from the difference in data block numbers. The received data is temporarily stored in the reception data buffer 16, and after an error check is performed, it is transferred to each reception data memory block of the scan reception data memory 9 or the interrupt reception data memory 11. When this transfer is completed, the input/output control device 3 sets a flag in the slave command register 6 to notify that an interrupt has been received, and the interrupt control circuit 5 interrupts the PC 1 to process the data. I ask for it.
以上に説明した様に、割込み入出力ではデータ
の伝送要求から実際の伝送までの時間が、スキヤ
ン入出力の場合と比較して短かい事と、PCに対
して処理の要求が出せる事から比較的高速の処理
が要求される用途に適した入出力制御装置が提供
できる。 As explained above, with interrupt input/output, the time from data transmission request to actual data transmission is shorter than with scan input/output, and because processing requests can be issued to the PC. An input/output control device suitable for applications requiring high-speed processing can be provided.
(e) 変形例
以上まででスキヤン入出力動作と、割込み人出
力動作について説明したので、次に本発明の入出
力制御装置の他の実施例について説明する。(e) Modification Since the scan input/output operation and the interrupter output operation have been described above, other embodiments of the input/output control device of the present invention will be described next.
第２図において３０は本発明の入出力制御装置
であり、４１はプロセスＩ／Ｏ等の様にパラレル
データを取扱う機器をシリアル化する為のアダプ
タである。４２は上記アダプタ内のデータ処理を
行うマイクロプロセツサであり、４３はART、
４５は上記アダプタに接続されているプロセス
Ｉ／Ｏである。４６はプロセスＩ／Ｏ４５に接続
される周辺機器で、ここでは表示装置とキー入力
を併せ持つ装置を仮定している。 In FIG. 2, 30 is an input/output control device of the present invention, and 41 is an adapter for serializing equipment handling parallel data such as process I/O. 42 is a microprocessor that processes data in the adapter, 43 is an ART,
45 is a process I/O connected to the adapter. 46 is a peripheral device connected to the process I/O 45, and here it is assumed that it is a device having both a display device and a key input function.
PC１は周辺機器４６の表示装置に表示したい
データを、入出力制御装置３０内のスキヤン送信
データメモリ３４内に書き込み、スキヤン送信を
開始させる。スキヤン送信が始まるとスキヤン送
信データメモリ３４内のデータの内容は定周期
で、周辺装置４６の表示装置上に表示される。
PC１は表示データを変更したい時、スキヤン送
信データメモリ３４の内容を単に書き替えればよ
い。これは普通のメモリサイクルであるから、普
通のプロセスコントローラの場合、このデータを
書き込むのに要する時間は１μsec程度である。
これに対してPCがARTを直接制御してデータの
送信を行う場合には、メモリからデータを取り出
し、送信用にフオーマツト変換を施し、ARTの
ステイタスをチエツクし、コマンド及びモードを
セツトした後、データをARTに送る、という手
順が必要であり普通100μsec程度の時間を要す
る。その上、このARTを割込みで制御すると仮
定すると、伝送レートが9600ボーの場合には約１
ｍsec毎にこの割込みの処理をしなければなら
ず、PCに対する負荷率はかなり大きいものにな
る。したがつて、この入出力管理を本発明の入出
力制御装置に任せてしまう事はPCの負荷を大幅
に減らす事になるのは言うまでもない。 The PC 1 writes data to be displayed on the display device of the peripheral device 46 into the scan transmission data memory 34 in the input/output control device 30, and starts scan transmission. When scan transmission begins, the contents of the data in scan transmission data memory 34 are displayed on the display device of peripheral device 46 at regular intervals.
When the PC 1 wants to change the display data, it can simply rewrite the contents of the scan transmission data memory 34. Since this is a normal memory cycle, in the case of a normal process controller, the time required to write this data is about 1 μsec.
On the other hand, when the PC directly controls the ART to transmit data, it retrieves the data from memory, converts the format for transmission, checks the ART status, sets the command and mode, and then A procedure is required to send data to ART, which usually takes about 100μsec. Moreover, assuming that this ART is controlled by interrupts, if the transmission rate is 9600 baud, approximately 1
This interrupt must be processed every msec, and the load factor on the PC becomes quite large. Therefore, it goes without saying that leaving this input/output management to the input/output control device of the present invention will significantly reduce the load on the PC.
それに加えて本発明の入出力制御装置は、割込
み入出力動作が可能であるので、本例の様にキー
入力を併せ持つ様な周辺装置をサポートする場合
に非常に有効である。本来キー入力の様なもの
は、いつキーが押されるか分らないものなので、
そのデータを常時スキヤン入力でPCへ送る事は
無意味である。しかし、一旦キー入力があつた場
合にはそのデータはできるだけ早く受け付けられ
ねばならない性質のものである。そこで本例の様
にキー入力からのデータは割込み受信によるもの
とすれば、キー入力があつた時のみそのデータを
PCへ素早く送信する事ができ、非常に都合が良
い。本例では周辺装置４６のキーが押されるとそ
のデータはプロセスＩ／Ｏ４５を介してマイクロ
プロセツサ４２に伝えられる。マイクロプロセツ
サ４２はこのデータを割込み送信で送る為に、デ
ータを送信テキストに編集する時に、スキヤン送
信テキストとは異なるデータブロツクNo.を付して
おく。このテキストはART４３、送受信インタ
フエース４４によつて、入出力制御装置３０へシ
リアル伝送される。入出力制御装置３０はこの受
信テキストが割込みデータである事を知り、割込
み受信データメモリ３５へストアすると共に、ス
レーブコマンドレジスタ３３に割込みデータを受
信した事を示すフラグをたてる。すると割込み制
御回路３２がPC１に割込みをかけて、その割込
み受信データに対する処理を要求する。 In addition, since the input/output control device of the present invention is capable of interrupt input/output operations, it is very effective when supporting a peripheral device that also has key input as in this example. Originally, when it comes to things like key input, you don't know when a key will be pressed.
It is pointless to constantly send that data to the PC via scan input. However, once a key input is made, the data must be accepted as quickly as possible. Therefore, if the data from the key input is received by interrupt reception as in this example, the data will be sent only when the key input is received.
It can be sent quickly to a PC, which is very convenient. In this example, when a key on the peripheral device 46 is pressed, the data is transmitted to the microprocessor 42 via the process I/O 45. In order to send this data by interrupt transmission, the microprocessor 42 assigns a data block number different from that of the scan transmission text when editing the data into a transmission text. This text is serially transmitted to the input/output control device 30 by the ART 43 and the transmission/reception interface 44. The input/output control device 30 learns that this received text is interrupt data, stores it in the interrupt reception data memory 35, and sets a flag in the slave command register 33 indicating that interrupt data has been received. Then, the interrupt control circuit 32 issues an interrupt to the PC 1 and requests processing for the interrupt received data.
(f) 発明の効果
以上に説明した様に、本発明の入出力制御装置
によればPCとプロセスＩ／Ｏ間のデータ入出力
をシリアル伝送化する事により、多数の外線を省
略する事が可能である。またプロセスＩ／Ｏのリ
モート化、インタフエースの標準化も可能とな
る。そしてPCの行うデータの入出力管理を代行
してPCの負荷率を下げる事はもとより、スキヤ
ン入出力動作と割込み入出力動作の２種の入出力
動作が可能なので、大量のデータを常時周期的に
伝送する用途と、単発的にデータの伝送要求が発
生する用途が混在する場合に特に有効である。
又、複数の伝送チヤネルを設けて、PCを介さず
にプロセスＩ／Ｏ間のデータ伝送を行つたりする
用途にも適用可能とした人出力制御装置が提供で
きる。(f) Effects of the Invention As explained above, according to the input/output control device of the present invention, by serially transmitting data input/output between the PC and the process I/O, a large number of outside lines can be omitted. It is possible. It also becomes possible to remoteize process I/O and standardize interfaces. In addition to reducing the load factor of the PC by handling data input/output management for the PC, it is also possible to perform two types of input/output operations: scan input/output operation and interrupt input/output operation, so large amounts of data can be constantly and periodically processed. This is particularly effective when there is a mixture of applications where data transmission is required and applications where data transmission requests occur sporadically.
Furthermore, it is possible to provide a human output control device that is applicable to applications where a plurality of transmission channels are provided and data is transmitted between process I/Os without going through a PC.
第１図は本発明の入出力制御装置のブロツク
図、第２図は本発明の入出力制御装置の他の実施
例を示すブロツク図である。
１……プロセスコントローラ、２……プロセス
コントローラシステムバス、３，３０……入出力
制御装置、４，３１……マスタコマンドレジス
タ、５，３２……割込み制御回路、６，３３……
スレーブコマンドレジスタ、７……補助制御デー
タメモリ、８，３４……スキヤン送信データメモ
リ、９……スキヤン受信データメモリ、１０……
割込み送信データメモリ、１１，３５……割込み
受信データメモリ、１２，３７……マイクロプロ
セツサ、１３，３６……マイクロプロセツサシス
テムバス、１４……制御プログラムメモリ、１５
……データメモリ、１６……送受信データバツフ
ア、１７，３８，４３……ART、１８，３９…
…送受信インタフエース、１９，４０，４２……
シリアル伝送ライン、２０，４５……プロセス
Ｉ／Ｏ、４４……入出力インタフエース、４６…
…周辺装置。
FIG. 1 is a block diagram of an input/output control device according to the present invention, and FIG. 2 is a block diagram showing another embodiment of the input/output control device according to the present invention. 1... Process controller, 2... Process controller system bus, 3, 30... Input/output control device, 4, 31... Master command register, 5, 32... Interrupt control circuit, 6, 33...
Slave command register, 7... Auxiliary control data memory, 8, 34... Scan transmission data memory, 9... Scan reception data memory, 10...
Interrupt transmission data memory, 11, 35... Interrupt reception data memory, 12, 37... Microprocessor, 13, 36... Microprocessor system bus, 14... Control program memory, 15
...Data memory, 16...Transmission/reception data buffer, 17, 38, 43...ART, 18, 39...
...Transmission/reception interface, 19, 40, 42...
Serial transmission line, 20, 45... Process I/O, 44... Input/output interface, 46...
...peripheral equipment.
Claims (1)
の間に位置して両者間のデータ入出力をシリアル
伝送する入出力制御装置に於て、前記プロセスコ
ントローラから命令および動作モードを記憶する
マスタコマンドレジスタと、前記プロセスコント
ローラに対して前記入出力制御装置の動作中の情
報を伝える為のスレーブコマンドレジスタと、前
記プロセスコントローラが前記マスタコマンドレ
ジスタにコマンドを書き込んだ時に、前記入出力
制御装置に割り込みをかけ、また前記入出力制御
装置が前記スレーブコマンドレジスタに情報およ
びコマンドを書き込んだ時に、前記プロセスコン
トローラに対して割り込みをかける為の割込み制
御回路と、前記プロセスコントローラからの送信
データのブロツクを周期的に前記プロセス入出力
装置へ伝送する為のスキヤン送信データメモリ
と、前記プロセス入出力装置からの送信データの
ブロツクを前記プロセスコントローラへ渡す為の
スキヤン受信データメモリと、前記プロセスコン
トローラからデータの伝送要求が単発的に発生し
た時に、前記プロセスコントローラから前記プロ
セス入出力装置への送信データを前記入出力制御
装置へ渡す為の割込送信データメモリと、前記プ
ロセス入出力装置から単発的なデータ伝送の要求
があつた時に、前記プロセス入出力装置からの受
信データを前記入出力制御装置から前記プロセス
コントローラへ渡す為の割込み受信データメモリ
と、前記入出力制御装置の入出力動作を制御する
為のマイクロプロセツサと、入出力データのシリ
アル−パラレル変換を行う非同期式送受信器
（ART）及び送受信インターフエース回路を具備
して構成したことを特徴とする入出力制御装置。1 In an input/output control device located between a process controller and a process input/output device and serially transmitting data input/output between the two, a master command register for storing instructions and operation modes from the process controller, and a master command register for storing commands and operation modes from the process controller; a slave command register for transmitting information on the operation of the input/output control device to the controller, and a slave command register for transmitting an interrupt to the input/output control device when the process controller writes a command to the master command register; An interrupt control circuit for interrupting the process controller when the input/output control device writes information and commands to the slave command register, and a block of data sent from the process controller to be periodically sent to the process input. a scan transmission data memory for transmitting to an output device; a scan reception data memory for passing a block of transmission data from the process input/output device to the process controller; When the interrupt transmission data memory is used to pass the transmission data from the process controller to the process input/output device to the input/output control device, and the process input/output device requests a one-off data transmission. an interrupt reception data memory for passing received data from the process input/output device from the input/output control device to the process controller; and a microprocessor for controlling input/output operations of the input/output control device; 1. An input/output control device comprising an asynchronous transmitter/receiver (ART) that performs serial-to-parallel conversion of input/output data and a transmitting/receiving interface circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153041A JPS5856018A (en) | 1981-09-29 | 1981-09-29 | Input and output controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153041A JPS5856018A (en) | 1981-09-29 | 1981-09-29 | Input and output controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856018A JPS5856018A (en) | 1983-04-02 |
| JPS6240751B2 true JPS6240751B2 (en) | 1987-08-29 |
Family
ID=15553673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153041A Granted JPS5856018A (en) | 1981-09-29 | 1981-09-29 | Input and output controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856018A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2738107B2 (en) * | 1990-02-08 | 1998-04-08 | 富士電機株式会社 | Earth leakage breaker |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248077A (en) * | 1986-04-22 | 1987-10-29 | Toyoda Mach Works Ltd | Data collecting device |
| JPS6374242A (en) * | 1986-09-17 | 1988-04-04 | Matsushita Electric Ind Co Ltd | Communication control equipment |
| JPS6376650A (en) * | 1986-09-19 | 1988-04-06 | Matsushita Electric Ind Co Ltd | Communication control processor |
| JPS63150703A (en) * | 1986-12-16 | 1988-06-23 | Fuji Electric Co Ltd | Transmission equipment for programmable controller |
| JPH01136205A (en) * | 1987-11-24 | 1989-05-29 | Fuji Electric Co Ltd | Input circuit for programmable controller |
| JPH0267403U (en) * | 1988-11-09 | 1990-05-22 | ||
| JPH0736203U (en) * | 1994-11-22 | 1995-07-04 | 富士電機株式会社 | Input circuit of programmable controller |
-
1981
- 1981-09-29 JP JP56153041A patent/JPS5856018A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2738107B2 (en) * | 1990-02-08 | 1998-04-08 | 富士電機株式会社 | Earth leakage breaker |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856018A (en) | 1983-04-02 |
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