JPH03148168A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03148168A JPH03148168A JP1286505A JP28650589A JPH03148168A JP H03148168 A JPH03148168 A JP H03148168A JP 1286505 A JP1286505 A JP 1286505A JP 28650589 A JP28650589 A JP 28650589A JP H03148168 A JPH03148168 A JP H03148168A
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- thin film
- silicon thin
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- mis transistors
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＩＳトランジスタによって構成されたスタ
ティック型メモリセルに関する。
ティック型メモリセルに関する。
［発明の概要］
本発明は半導体集積回路装置において、単結晶シリコン
基板表面に駆動用ＭＩＳトランジス夕を形成し、単結晶
シリコン基板表面上に＃！ｉ縁膜を介して負荷用ＭＩＳ
トランジスタ及び伝送用ＭＩＳトランジスタを形成した
スタティック型メモリセルにより、チップサイズの低減
を計ったものである。
基板表面に駆動用ＭＩＳトランジス夕を形成し、単結晶
シリコン基板表面上に＃！ｉ縁膜を介して負荷用ＭＩＳ
トランジスタ及び伝送用ＭＩＳトランジスタを形成した
スタティック型メモリセルにより、チップサイズの低減
を計ったものである。
［従来の技術］
従来技術によるＣＭＩＳスタティック型メモ型上モリセ
ル施例の平面図及び断面図を第４図及び第５図に示す。
ル施例の平面図及び断面図を第４図及び第５図に示す。
第６図は第４図に示したＣＭＩＳスタティック型メモ型
上モリセル図である。
上モリセル図である。
２００は、Ｐ−型単結晶シリコン基板である。
２０１・２０２・２０３・２０４・２０５・２０６は、
Ｐ−型単結晶シリコン基板２００の一表面に形成された
Ｎ＋型領領域ある。２０７・２０８は、Ｐ−型単結晶シ
リコン基板２００の一表面に絶縁膜を介して形成された
１層目めＮ１型多結晶シリコン薄膜層である。２０９・
２１０は、１層目のＮ＋型型詰結晶シリコン薄膜層２０
７２０８上に絶縁膜を介して形成された２層目のＮ＋型
多結晶シリコンＷ１ｍ層である。
Ｐ−型単結晶シリコン基板２００の一表面に形成された
Ｎ＋型領領域ある。２０７・２０８は、Ｐ−型単結晶シ
リコン基板２００の一表面に絶縁膜を介して形成された
１層目めＮ１型多結晶シリコン薄膜層である。２０９・
２１０は、１層目のＮ＋型型詰結晶シリコン薄膜層２０
７２０８上に絶縁膜を介して形成された２層目のＮ＋型
多結晶シリコンＷ１ｍ層である。
２１３・２１６・２１７及び２１４・２１５は、２層目
のＮ＋型型詰結晶シリコン薄膜層２０９２１０上に絶縁
膜を介して形成された３層目のＰ＋型及びＮ−型多結晶
シリコン薄膜層である。
のＮ＋型型詰結晶シリコン薄膜層２０９２１０上に絶縁
膜を介して形成された３層目のＰ＋型及びＮ−型多結晶
シリコン薄膜層である。
２２０・２２１・２２３は、Ｎ＋型領領域２０１たは２
０２及び２０４と１層目のＮ＋型型詰結晶シリコン薄膜
層２０７び２０８とを電気的に接続するための埋め込み
コンタクト部である。
０２及び２０４と１層目のＮ＋型型詰結晶シリコン薄膜
層２０７び２０８とを電気的に接続するための埋め込み
コンタクト部である。
２２２は、Ｎ“型領域２０３と２層目のＮ＋型型詰結晶
シリコン薄膜層２０９を電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
＋型多結晶シリコン￥ｉＩＭ層２０８または２層目のＮ
＋型型詰結晶シリコン薄膜層２０９３層目のＰ＋型多結
晶シリコン薄履層２１６または２１７とを電気的に接続
するためのコンタクトホールである。２１８・２１９は
、Ｎ＋型領領域２０５たは２０６と第５図では国権して
いないが３層目のＰ＋型及びＮ−型多結晶シリコン薄膜
層２１３・２１６３ − ・２１７及び２１４・２１５上に絶縁膜を介して形成さ
れたアルミニューム配線層２２４とを電気的に接続する
ためのコンタクトホールである。
シリコン薄膜層２０９を電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
＋型多結晶シリコン￥ｉＩＭ層２０８または２層目のＮ
＋型型詰結晶シリコン薄膜層２０９３層目のＰ＋型多結
晶シリコン薄履層２１６または２１７とを電気的に接続
するためのコンタクトホールである。２１８・２１９は
、Ｎ＋型領領域２０５たは２０６と第５図では国権して
いないが３層目のＰ＋型及びＮ−型多結晶シリコン薄膜
層２１３・２１６３ − ・２１７及び２１４・２１５上に絶縁膜を介して形成さ
れたアルミニューム配線層２２４とを電気的に接続する
ためのコンタクトホールである。
２３１は、１層目のＮ＋型型詰結晶シリコン薄膜層２０
８ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型多結晶シリコンｌｉ！膜層２１０をゲート電極とす
る伝送用ＮチャンネルＭＩＳトランジスタＱ３のゲート
絶縁膜である。２３３は、１層目のＮ＋型型詰結晶シリ
コン薄膜層２０８ゲート電極とする負荷用Ｐチャンネル
材工ＳトランジスタＲ１のゲート絶縁膜であり、２３４
は３層目のＰ＋型及びＮ−型多結晶シリコン薄膜層２１
３・２１６・２１７及び２１４・２１５とアルミニュー
ム配線層２２４との層間絶縁膜である。
８ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型多結晶シリコンｌｉ！膜層２１０をゲート電極とす
る伝送用ＮチャンネルＭＩＳトランジスタＱ３のゲート
絶縁膜である。２３３は、１層目のＮ＋型型詰結晶シリ
コン薄膜層２０８ゲート電極とする負荷用Ｐチャンネル
材工ＳトランジスタＲ１のゲート絶縁膜であり、２３４
は３層目のＰ＋型及びＮ−型多結晶シリコン薄膜層２１
３・２１６・２１７及び２１４・２１５とアルミニュー
ム配線層２２４との層間絶縁膜である。
チャンネル部がＰ−型単結晶シリコン基板２００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイ ４− ン・ゲートはＮ“型領域２０１・２０３・１層目のＮ＋
型型詰結晶シリコン薄膜層２０８びＮ１型領域２０２・
２０４・２層目のＮ＋型型詰結晶シリコン薄膜層２０９
あり、伝送用ＮチャンネルＭＩＳトランジスタＱ３及び
Ｑ４のソースまたはドレイン・ドレインまたはソース・
ゲートはＮ＋型領領域２０３２０５・２層目のＮ＋型型
詰結晶シリコン薄膜層２１０びＮ＋型領領域２０４２０
６・２層目のＮ＋型型詰結晶シリコン薄膜層２１０ある
。チャンネル部が３層目のＮ′″型多結晶シリコン薄膜
層２１４及び２工５に形成された負荷用Ｐチャンネル材
工ＳトランジスタＲ１及びＲ２のソース・ドレイン・ゲ
ートは、３層目のＰ１型多結晶シリコン薄膜層２１３・
２１６・１層目のＮ＋型型詰結晶シリコン薄膜層２０ｇ
び３層目のＰ＋型多結晶シリコン薄膜層２１３・２１７
・２層目のＮ１型多結晶シリコン薄膜層２０９である。
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイ ４− ン・ゲートはＮ“型領域２０１・２０３・１層目のＮ＋
型型詰結晶シリコン薄膜層２０８びＮ１型領域２０２・
２０４・２層目のＮ＋型型詰結晶シリコン薄膜層２０９
あり、伝送用ＮチャンネルＭＩＳトランジスタＱ３及び
Ｑ４のソースまたはドレイン・ドレインまたはソース・
ゲートはＮ＋型領領域２０３２０５・２層目のＮ＋型型
詰結晶シリコン薄膜層２１０びＮ＋型領領域２０４２０
６・２層目のＮ＋型型詰結晶シリコン薄膜層２１０ある
。チャンネル部が３層目のＮ′″型多結晶シリコン薄膜
層２１４及び２工５に形成された負荷用Ｐチャンネル材
工ＳトランジスタＲ１及びＲ２のソース・ドレイン・ゲ
ートは、３層目のＰ１型多結晶シリコン薄膜層２１３・
２１６・１層目のＮ＋型型詰結晶シリコン薄膜層２０ｇ
び３層目のＰ＋型多結晶シリコン薄膜層２１３・２１７
・２層目のＮ１型多結晶シリコン薄膜層２０９である。
また ■ＳＳの配線は、１層目のＮ＋型多結晶シリコン
再膜層２０７である。ＶＤＤの配線は、３層目のＰ＋型
多結晶シリコン薄膜層２１３である。ワード線ＷＬは、
２層目のＮ＋型型詰結晶シリコン薄膜層２１０ある。ビ
ット線対ＢＬ及び／ＢＬは、コンタクトホール２１８及
び２１９に接続されるアルミニューム配線層２２４であ
る。
再膜層２０７である。ＶＤＤの配線は、３層目のＰ＋型
多結晶シリコン薄膜層２１３である。ワード線ＷＬは、
２層目のＮ＋型型詰結晶シリコン薄膜層２１０ある。ビ
ット線対ＢＬ及び／ＢＬは、コンタクトホール２１８及
び２１９に接続されるアルミニューム配線層２２４であ
る。
［発明が解決しようとする課題］
ところで、スタティック型メモリセルの設計上、駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬ２１：Ｗによる
ＭＩＳトランジスタの能力）比を３＝１以上にすると共
に、チップサイズを小さく抑えるため、駆動用Ｎチャン
ネルＭＩＳトランジスタＱ１及びＱ２と伝送用Ｎチャン
ネルＭＩＳトランジスタＱ３及びＱ４のトランジスタサ
イズ（ＭＩＳトランジスタのＬとＷ〉をできるだけ小さ
い寸法にしなければならない。
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬ２１：Ｗによる
ＭＩＳトランジスタの能力）比を３＝１以上にすると共
に、チップサイズを小さく抑えるため、駆動用Ｎチャン
ネルＭＩＳトランジスタＱ１及びＱ２と伝送用Ｎチャン
ネルＭＩＳトランジスタＱ３及びＱ４のトランジスタサ
イズ（ＭＩＳトランジスタのＬとＷ〉をできるだけ小さ
い寸法にしなければならない。
７−
そこで、従来 伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４のβをできるだけ小さくすることで駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２のβを小
さくするようにしていた。
Ｑ３及びＱ４のβをできるだけ小さくすることで駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２のβを小
さくするようにしていた。
しかし、従来技術では伝送用ＮチャンネルＭＩｓトラン
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
［課題を解決するための手段］
本発明の半導体集積回路装置は、チャンネル部が単結晶
シリコン基板表面に形成された駆動用ＭＩＳトランジス
タＱ１及びＱ２と、チャンネル部が絶縁膜上の単結晶シ
リコン薄膜または多結晶シリコン薄膜に形成された負荷
用ＭＩＳトランジスタＲ１及びＲ２と伝送用ＭＩＳトラ
ンジスタＱ３及びＱ４とによってスタティック型メモリ
セルが構成されていることを特徴とする。
シリコン基板表面に形成された駆動用ＭＩＳトランジス
タＱ１及びＱ２と、チャンネル部が絶縁膜上の単結晶シ
リコン薄膜または多結晶シリコン薄膜に形成された負荷
用ＭＩＳトランジスタＲ１及びＲ２と伝送用ＭＩＳトラ
ンジスタＱ３及びＱ４とによってスタティック型メモリ
セルが構成されていることを特徴とする。
［実施例］
８−
本発明の一実施例として、ＣＭ Ｓスタティック型メ
モリセルの平面図及び断面図を第１図及び第２図に示す
。第３図は、第１図に示したＣＭＩＳスタティック型メ
モツメモリセル図である。
モリセルの平面図及び断面図を第１図及び第２図に示す
。第３図は、第１図に示したＣＭＩＳスタティック型メ
モツメモリセル図である。
１００は、Ｐ−型単結晶シリコン基板である。
１０１・１０２・１０３・１０４は、Ｐ−型単結晶シリ
コン基板１００の一表面に形成されたＮ＋型領領域ある
。１０５・１０６は、Ｐ−型単結晶シリコン基板１００
の一表面に絶縁膜を介して形成された１層目のＮ＋型型
詰結晶シリコン薄膜層ある。１０７は、１層目のＮ＋型
型箱結晶シリコン薄膜層１０５１０６上に絶縁膜を介し
て形成された２層目のＮ＋型型詰結晶シリコン薄膜層あ
る。１０８・１１１・１１２及び１０９・１１０は、２
層目のＮ＋型型詰結晶シリコン薄膜層１０７上絶縁膜を
介して形成された３層目のＰ＋型及びＮ−型多結晶シリ
コン薄膜層である。１１３は、３層目のＰ＋型及びＮ−
型多結晶シリコン薄膜層１０８・１１１・１１２及び１
０９・１１０上に絶縁膜を介して形成された４層目のＮ
＋型型詰結晶シリコン薄膜層ある。１１４・１１５・１
１８・１１９及び１１６・１１７は、４層目のＮ＋型型
詰結晶シリコン薄膜層１１３上絶縁膜を介して形成され
た５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層であ
る。１３０・１３１は、Ｎ＋型領領域１０１たは１０２
と１層目のＮ＋型型箱結晶シリコン薄膜層１０５を電気
的に接続するための埋め込みコンタクト部である。１３
２は、Ｎ１型領域１０３と２層目のＮ＋＋多結晶シリコ
ン薄膜層１０７とを電気的に接続するための埋め込みコ
ンタクト部である。１３３は、Ｎ＋型領領域１０４１層
目のＮ＋型型詰結晶シリコン薄膜層１０６を電気的に接
続するための埋め込みコンタクト部である。１３４は、
２層目のＮ１型多結晶シリコン薄膜層１０７と３層目の
Ｐ＋型多結晶シリコン薄膜層１１１とを電気的に接続す
るためのコンタクトホールである。１３５は、１層目の
Ｎ＋型多結晶シリコン薄膜層１Ｏ６と３層目のＰ＋型多
結晶シリコン薄膜層１１２とを電気的に接続するための
コンタクトホールである。１３６・１３７は、少なくと
も一部がコンタクトホール１３４・１３５上にあり、３
層目のＰ＋型多結晶シリコンＷｔ膜層１１１または１１
２と５層目のＮ＋型型詰結晶シリコン薄膜層１１４たは
１１５とを電気的に接続するためのコンタクトホールで
ある。１３８・１３９は、少なくとも一部が１層目のＮ
１型多結晶シリコン薄膜層１０５または３層目のＰ＋型
多結晶シリコン薄膜層１０８上に絶縁膜を介して形成さ
れた５層目のＮ＋型型詰結晶シリコン薄膜層１１８たは
１１９と第１図では国権していないが５層目のＮ◆型及
びＰ−型多結晶シリコン薄膜層１１４・１１５・１１８
・１１９及び１１６・１１７上に絶縁膜を介して形成さ
れたアルミニューム配線層１２０とを電気的に接続する
ためのコンタクトホールである。
コン基板１００の一表面に形成されたＮ＋型領領域ある
。１０５・１０６は、Ｐ−型単結晶シリコン基板１００
の一表面に絶縁膜を介して形成された１層目のＮ＋型型
詰結晶シリコン薄膜層ある。１０７は、１層目のＮ＋型
型箱結晶シリコン薄膜層１０５１０６上に絶縁膜を介し
て形成された２層目のＮ＋型型詰結晶シリコン薄膜層あ
る。１０８・１１１・１１２及び１０９・１１０は、２
層目のＮ＋型型詰結晶シリコン薄膜層１０７上絶縁膜を
介して形成された３層目のＰ＋型及びＮ−型多結晶シリ
コン薄膜層である。１１３は、３層目のＰ＋型及びＮ−
型多結晶シリコン薄膜層１０８・１１１・１１２及び１
０９・１１０上に絶縁膜を介して形成された４層目のＮ
＋型型詰結晶シリコン薄膜層ある。１１４・１１５・１
１８・１１９及び１１６・１１７は、４層目のＮ＋型型
詰結晶シリコン薄膜層１１３上絶縁膜を介して形成され
た５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層であ
る。１３０・１３１は、Ｎ＋型領領域１０１たは１０２
と１層目のＮ＋型型箱結晶シリコン薄膜層１０５を電気
的に接続するための埋め込みコンタクト部である。１３
２は、Ｎ１型領域１０３と２層目のＮ＋＋多結晶シリコ
ン薄膜層１０７とを電気的に接続するための埋め込みコ
ンタクト部である。１３３は、Ｎ＋型領領域１０４１層
目のＮ＋型型詰結晶シリコン薄膜層１０６を電気的に接
続するための埋め込みコンタクト部である。１３４は、
２層目のＮ１型多結晶シリコン薄膜層１０７と３層目の
Ｐ＋型多結晶シリコン薄膜層１１１とを電気的に接続す
るためのコンタクトホールである。１３５は、１層目の
Ｎ＋型多結晶シリコン薄膜層１Ｏ６と３層目のＰ＋型多
結晶シリコン薄膜層１１２とを電気的に接続するための
コンタクトホールである。１３６・１３７は、少なくと
も一部がコンタクトホール１３４・１３５上にあり、３
層目のＰ＋型多結晶シリコンＷｔ膜層１１１または１１
２と５層目のＮ＋型型詰結晶シリコン薄膜層１１４たは
１１５とを電気的に接続するためのコンタクトホールで
ある。１３８・１３９は、少なくとも一部が１層目のＮ
１型多結晶シリコン薄膜層１０５または３層目のＰ＋型
多結晶シリコン薄膜層１０８上に絶縁膜を介して形成さ
れた５層目のＮ＋型型詰結晶シリコン薄膜層１１８たは
１１９と第１図では国権していないが５層目のＮ◆型及
びＰ−型多結晶シリコン薄膜層１１４・１１５・１１８
・１１９及び１１６・１１７上に絶縁膜を介して形成さ
れたアルミニューム配線層１２０とを電気的に接続する
ためのコンタクトホールである。
１５０は、１層目のＮ＋型型詰結晶シリコン薄膜層１０
６ゲート電極とする駆動用Ｎチャン−１１− ネルＭＩＳトランジスタＱ１のゲート絶縁膜である。１
５１は、１層目のＮ＋型型詰結晶シリコン薄膜層１０６
ゲート電極とする負荷用ＰチャンネルＭＩＳトランジス
タＲ１のゲート絶縁膜である。１５２は、３層目のＰ＋
型及びＮ−型多結晶シリコン薄膜層１０８・１１１・１
１２及び１１９・１１０と４層目のＮ＋型型詰結晶シリ
コン薄膜層１１３の眉間絶縁膜である。１５３は、４層
目のＮ＋型型詰結晶シリコン薄膜層１１３ゲート電極と
する伝送用ＮチャンネルＭＩＳトランジスタＱ３のゲー
ト絶縁膜である。
６ゲート電極とする駆動用Ｎチャン−１１− ネルＭＩＳトランジスタＱ１のゲート絶縁膜である。１
５１は、１層目のＮ＋型型詰結晶シリコン薄膜層１０６
ゲート電極とする負荷用ＰチャンネルＭＩＳトランジス
タＲ１のゲート絶縁膜である。１５２は、３層目のＰ＋
型及びＮ−型多結晶シリコン薄膜層１０８・１１１・１
１２及び１１９・１１０と４層目のＮ＋型型詰結晶シリ
コン薄膜層１１３の眉間絶縁膜である。１５３は、４層
目のＮ＋型型詰結晶シリコン薄膜層１１３ゲート電極と
する伝送用ＮチャンネルＭＩＳトランジスタＱ３のゲー
ト絶縁膜である。
１５４は、５層目のＮ＋型及びＰ−型多結晶シリコン薄
膜層１１４・１１５・１１８・１１９及び１１６・１１
７とアルミニューム配線層１２０との層間絶縁膜である
。
膜層１１４・１１５・１１８・１１９及び１１６・１１
７とアルミニューム配線層１２０との層間絶縁膜である
。
チャンネル部がＰ−型単結晶シリコン基板１００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートは、Ｎ＋型領領域
１０１１０３・１層目のＮ＋型型詰結晶シリコン薄膜層
１０６び−１２− Ｎ＋型領領域１０２１０４・２層目のＮ十型多結晶シリ
コン薄膜層１０７である。チャンネル部が３層目のＮ−
型多結晶シリコン薄膜層１０９及び１１０に形成された
負荷用ＰチャンネルＭＩＳトランジスタＲ１及びＲ２の
ソース・ドレイン・ゲートは、３層目のＰ＋型多結晶シ
リコン薄膜層１０８・１１１・１層目のＮ＋型型詰結晶
シリコン薄膜層１０６び３層目のＰ＋型多結晶シリコン
薄膜層１０８・１１２・２層目のＮ＋型多結晶シリコン
ＷｔＪＩＩ層１０７である。
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートは、Ｎ＋型領領域
１０１１０３・１層目のＮ＋型型詰結晶シリコン薄膜層
１０６び−１２− Ｎ＋型領領域１０２１０４・２層目のＮ十型多結晶シリ
コン薄膜層１０７である。チャンネル部が３層目のＮ−
型多結晶シリコン薄膜層１０９及び１１０に形成された
負荷用ＰチャンネルＭＩＳトランジスタＲ１及びＲ２の
ソース・ドレイン・ゲートは、３層目のＰ＋型多結晶シ
リコン薄膜層１０８・１１１・１層目のＮ＋型型詰結晶
シリコン薄膜層１０６び３層目のＰ＋型多結晶シリコン
薄膜層１０８・１１２・２層目のＮ＋型多結晶シリコン
ＷｔＪＩＩ層１０７である。
チャンネル部が５層目のＰ−型多結晶シリコン薄膜層１
１６及び１１７に形成された伝送用ＮチャンネルＭＩＳ
トランジスタＱ３及びＱ４のソースまたはドレイン・ド
レインまたはソース・ゲートは、５層目のＮ＋型型箱結
晶シリコン薄膜層１１４°１１８・４層目のＮ＋型型詰
結晶シリコン薄膜層１１３び５層目のＮ＋型多結晶シリ
コン薄膜Ｍ１１５・１１９・４層目のＮ＋型型詰結晶シ
リコン薄膜層１１３ある。
１６及び１１７に形成された伝送用ＮチャンネルＭＩＳ
トランジスタＱ３及びＱ４のソースまたはドレイン・ド
レインまたはソース・ゲートは、５層目のＮ＋型型箱結
晶シリコン薄膜層１１４°１１８・４層目のＮ＋型型詰
結晶シリコン薄膜層１１３び５層目のＮ＋型多結晶シリ
コン薄膜Ｍ１１５・１１９・４層目のＮ＋型型詰結晶シ
リコン薄膜層１１３ある。
また ｖＳＳの配線は、１層目のＮ＋型型詰結晶シリコ
ン薄膜層１０５ある。ＶＤＤの配線は、ｖＳＳの配線１
０５と平行に形成されるとともに負荷用ＰチャンネルＭ
ＩＳトランジスタＲ１及びＲ２のソースと一体形成され
た３層目のＰ＋型多結晶シリコン薄膜層１０ｇである。
ン薄膜層１０５ある。ＶＤＤの配線は、ｖＳＳの配線１
０５と平行に形成されるとともに負荷用ＰチャンネルＭ
ＩＳトランジスタＲ１及びＲ２のソースと一体形成され
た３層目のＰ＋型多結晶シリコン薄膜層１０ｇである。
＋７一トｍＷＬ（７）配Ｍｉ；ｉ、ＶＳ Ｓノ配＃ｆｌ
Ｏ５ト平行に形成されるとともに伝送用Ｎチャンネル
ＭＩＳトランジスタＱ３及びＱ４のゲート電極と一体形
成された４Ｎ目のＮ＋型型詰結晶シリコン薄膜層１１３
ある。ビット線対ＢＬ及び／ＢＬの配線は、ｖＳＳの配
線１０５及びワード１１１ＷＬ １１３と直交して形成
されるとともにコンタクトホール１３８及び１３９に接
続されたアルミニューム配線層１２０である。
Ｏ５ト平行に形成されるとともに伝送用Ｎチャンネル
ＭＩＳトランジスタＱ３及びＱ４のゲート電極と一体形
成された４Ｎ目のＮ＋型型詰結晶シリコン薄膜層１１３
ある。ビット線対ＢＬ及び／ＢＬの配線は、ｖＳＳの配
線１０５及びワード１１１ＷＬ １１３と直交して形成
されるとともにコンタクトホール１３８及び１３９に接
続されたアルミニューム配線層１２０である。
本発明によれば、伝送用ＮチャンネルＭＩＳトランジス
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳトラ
ンジスタＱ１及びＱ２もしくは負荷用ＰチャンネルＭＩ
ＳトランジスタＲ１及びＲ２上に絶縁膜を介して形成さ
れた５層目のＰ−型多結晶シリコン薄膜層１１６及び１
１７に設けることによって、トランジスタの移動度がチ
ャンネル部をＰ−型単結晶シリコン基板１００表面に設
けられたトランジスタよりも低いのでＷの最小寸法を使
用しなくても良い。
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳトラ
ンジスタＱ１及びＱ２もしくは負荷用ＰチャンネルＭＩ
ＳトランジスタＲ１及びＲ２上に絶縁膜を介して形成さ
れた５層目のＰ−型多結晶シリコン薄膜層１１６及び１
１７に設けることによって、トランジスタの移動度がチ
ャンネル部をＰ−型単結晶シリコン基板１００表面に設
けられたトランジスタよりも低いのでＷの最小寸法を使
用しなくても良い。
更に、伝送用ＮチャンネルＭＩＳトランジスタＱ３及び
Ｑ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及び
Ｑ２と同じＰ−型単結晶シリコン基板１００表面に設け
ないので、伝送用ＮチャンネルＭＩＳＩ−ランジスタＱ
３及びＱ４を設けるための面積が不要となった。
Ｑ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及び
Ｑ２と同じＰ−型単結晶シリコン基板１００表面に設け
ないので、伝送用ＮチャンネルＭＩＳＩ−ランジスタＱ
３及びＱ４を設けるための面積が不要となった。
尚 本発明は、１層目・２層目・４層目のＮ１型多結晶
シリコン薄鹿層の代りにポリサイドＷｔＨ層、３層目の
Ｐ＋型及びＮ−型多結晶シリコン薄膜層の代りにＰ“型
及びＮ−型単結晶シリコン薄膜層もしくはチャンネル部
のみがＮ−型単結晶シリコンまたは多結晶シリコン薄膜
層、５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層の
代りにＮ＋型及びＰ−型単結晶シリコン薄膜層もしくは
チャンネル部のみがＰ−型単結晶シリコンまたは多結晶
シリコン薄膜層等、使用する半導体材料は限定されない
ことは言うまでもない。
シリコン薄鹿層の代りにポリサイドＷｔＨ層、３層目の
Ｐ＋型及びＮ−型多結晶シリコン薄膜層の代りにＰ“型
及びＮ−型単結晶シリコン薄膜層もしくはチャンネル部
のみがＮ−型単結晶シリコンまたは多結晶シリコン薄膜
層、５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層の
代りにＮ＋型及びＰ−型単結晶シリコン薄膜層もしくは
チャンネル部のみがＰ−型単結晶シリコンまたは多結晶
シリコン薄膜層等、使用する半導体材料は限定されない
ことは言うまでもない。
また、伝送用ＭＩＳトランジスタＱ３及びＱ４としてＮ
チャンネルＭＩＳトランジスタを用いたが、Ｐチャンネ
ルＭＩＳトランジスタを用いても同様な効果が得られる
のは言うまでもない。
チャンネルＭＩＳトランジスタを用いたが、Ｐチャンネ
ルＭＩＳトランジスタを用いても同様な効果が得られる
のは言うまでもない。
［発明の効果］
以上述べたように、伝送用ＭＩＳトランジスタＱ３及び
Ｑ４を駆動用ＭＩＳトランジスタＱ１及びＱ２もしくは
負荷用ＭＩＳトランジスタＲ１及びＲ２上に絶縁膜を介
して設けることによって、伝送用ＭＩＳトランジスタＱ
３及びＱ４を形成する面積が不要になりチップサイズの
大幅な低減が実現できた。
Ｑ４を駆動用ＭＩＳトランジスタＱ１及びＱ２もしくは
負荷用ＭＩＳトランジスタＲ１及びＲ２上に絶縁膜を介
して設けることによって、伝送用ＭＩＳトランジスタＱ
３及びＱ４を形成する面積が不要になりチップサイズの
大幅な低減が実現できた。
第１図及び第２図は、本発明による平面図及び断面図で
ある。 −１５− 第３図は、第１図及び第２図に示した本発明によるＣＭ
ＩＳスタティック型メモリセルの回路図である。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモリセルの回路図である。 以上
ある。 −１５− 第３図は、第１図及び第２図に示した本発明によるＣＭ
ＩＳスタティック型メモリセルの回路図である。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモリセルの回路図である。 以上
Claims (1)
- 【特許請求の範囲】 １）チャンネル部が単結晶シリコン基板表面に形成され
た駆動用ＭＩＳトランジスタＱ１及びＱ２と、チャンネ
ル部が絶縁膜上の単結晶シリコン薄膜または多結晶シリ
コン薄膜に形成された負荷用ＭＩＳトランジスタＲ１及
びＲ２と伝送用ＭＩＳトランジスタＱ３及びＱ４とによ
ってスタティック型メモリセルが構成されていることを
特徴とする半導体集積回路装置。 ２）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２と伝送用ＭＩＳトランジスタＱ３及びＱ４が第１導
電型のＭＩＳトランジスタであり、負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ３）請求項２記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ４）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２が第１導電型のＭＩＳトランジスタであり、伝送用
ＭＩＳトランジスタＱ３及びＱ４と負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ５）請求項４記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286505A JPH03148168A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
| EP90120945A EP0426174B1 (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit |
| KR1019900017519A KR910010741A (ko) | 1989-11-02 | 1990-10-31 | 반도체 집적 회로 장치 |
| DE69011038T DE69011038T2 (de) | 1989-11-02 | 1990-10-31 | Integrierte Halbleiterschaltung. |
| US07/608,144 US5162889A (en) | 1989-11-02 | 1990-11-01 | Static random access memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286505A JPH03148168A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148168A true JPH03148168A (ja) | 1991-06-24 |
Family
ID=17705280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286505A Pending JPH03148168A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148168A (ja) |
-
1989
- 1989-11-02 JP JP1286505A patent/JPH03148168A/ja active Pending
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