JPH03142960A - 電子回路の過電圧保護回路装置 - Google Patents
電子回路の過電圧保護回路装置Info
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- JPH03142960A JPH03142960A JP24860390A JP24860390A JPH03142960A JP H03142960 A JPH03142960 A JP H03142960A JP 24860390 A JP24860390 A JP 24860390A JP 24860390 A JP24860390 A JP 24860390A JP H03142960 A JPH03142960 A JP H03142960A
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- 238000005516 engineering process Methods 0.000 claims description 4
- 238000011144 upstream manufacturing Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子回路の過電圧保護のための回路装置に関
するものである。
するものである。
電子回路、特に集積回路はたとえば自動車搭載回路にお
ける作動の際にしばしば、給電線に与えられる過電圧に
よる損傷の危険にさらされている。
ける作動の際にしばしば、給電線に与えられる過電圧に
よる損傷の危険にさらされている。
従って電子回路の前にたとえばツェナーダイオードのよ
うな電圧制限装置が接続される。ツェナーダイオードを
有する改良された装置はたとえばロバート、シー、ドブ
キン（Ｒｏｂｅｒｔ、Ｃ，Ｄｏｂｋｉｎ）著“ＩＣツェ
ナーが基準設計を容易にする”、ナシッナル半導体応用
ノート１７３．１９７６年１１月、第８図から公知であ
る。供給電圧源の接地に関連する電圧が第１の抵抗を介
してエミッタ側で接地に位置するバイポーラトランジス
タのコレクタに導かれ、そのベースは一方では第２の抵
抗を介してエミッタと、またツェナーダイオードを介し
てコレクタと接続されている。保護すべき回路はその際
に接地とトランジスタのコレクタとの間に接続されてい
る。この装置により、保護すべき回路に供給するための
電圧が、ツェナーダイオードの両端に降下する電圧にほ
ぼ等しい１つの値に制限される。
うな電圧制限装置が接続される。ツェナーダイオードを
有する改良された装置はたとえばロバート、シー、ドブ
キン（Ｒｏｂｅｒｔ、Ｃ，Ｄｏｂｋｉｎ）著“ＩＣツェ
ナーが基準設計を容易にする”、ナシッナル半導体応用
ノート１７３．１９７６年１１月、第８図から公知であ
る。供給電圧源の接地に関連する電圧が第１の抵抗を介
してエミッタ側で接地に位置するバイポーラトランジス
タのコレクタに導かれ、そのベースは一方では第２の抵
抗を介してエミッタと、またツェナーダイオードを介し
てコレクタと接続されている。保護すべき回路はその際
に接地とトランジスタのコレクタとの間に接続されてい
る。この装置により、保護すべき回路に供給するための
電圧が、ツェナーダイオードの両端に降下する電圧にほ
ぼ等しい１つの値に制限される。
公知の装置の欠点は、占有場所および部品数が増大する
ディスクリート構成である。しかし集積は、集積回路で
は第１の抵抗の供給電圧と接続されている端子が基体と
結び付いて接地に通ずる寄生的ダイオード構造を形成し
、この寄生的ダイオード構造がそのブレークスルー電圧
に基づいて許容入力電圧範囲を制限し、または装置全体
の保護作用を寄生的電流によるブレークスルーの際に強
く減するので、問題である。
ディスクリート構成である。しかし集積は、集積回路で
は第１の抵抗の供給電圧と接続されている端子が基体と
結び付いて接地に通ずる寄生的ダイオード構造を形成し
、この寄生的ダイオード構造がそのブレークスルー電圧
に基づいて許容入力電圧範囲を制限し、または装置全体
の保護作用を寄生的電流によるブレークスルーの際に強
く減するので、問題である。
本発明の課題は公知の装置を、集積構成の際により高い
許容入力電圧範囲が達成されるように改善することであ
る。
許容入力電圧範囲が達成されるように改善することであ
る。
〔課題を解決するための手段〕
この課題はを解決するため、本発明の回路装置において
は、電圧制限装置および前置された抵抗を有し、ｎドー
プされた埋込み層を有する集積された標準埋込みコレク
タ技術で構成されており、前記抵抗を形成する構造がＰ
ドープされた埋込み層によりウェル状に囲まれるもので
ある０本発明の他の構成は請求項２以下にあげられてい
る。
は、電圧制限装置および前置された抵抗を有し、ｎドー
プされた埋込み層を有する集積された標準埋込みコレク
タ技術で構成されており、前記抵抗を形成する構造がＰ
ドープされた埋込み層によりウェル状に囲まれるもので
ある０本発明の他の構成は請求項２以下にあげられてい
る。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図による実施例では、工よツタ側で接地Ｍに位置し
、ベースで第１の抵抗Ｒ１を介してエミッタと、また阻
止方向の第１のツェナーダイオードｚ１を介してコレク
タと接続されている第１のトランジスタＱ１と、第１の
トランジスタＱｌのコレクタに入力電圧ＵＥを与える第
２の抵抗Ｒ２とにより構成された公知の装置が示されて
いる。
、ベースで第１の抵抗Ｒ１を介してエミッタと、また阻
止方向の第１のツェナーダイオードｚ１を介してコレク
タと接続されている第１のトランジスタＱ１と、第１の
トランジスタＱｌのコレクタに入力電圧ＵＥを与える第
２の抵抗Ｒ２とにより構成された公知の装置が示されて
いる。
この装置の集積された実施例では、第２の抵抗Ｒ２は基
体と共にｐｎ接合、すなわち第１図中に阻止方向の第１
のダイオードＤｉとして示されている寄生的ダイオード
を形成する。第１のダイオードＤ１に対して直列に抵抗
ＲＢが位置している。
体と共にｐｎ接合、すなわち第１図中に阻止方向の第１
のダイオードＤｉとして示されている寄生的ダイオード
を形成する。第１のダイオードＤ１に対して直列に抵抗
ＲＢが位置している。
この抵抗ＲＢはこの枝路に生ずる寄生的な軌道抵抗をシ
ンボル化している。公知の装置の保護作用は、前記のよ
うに、第１のダイオードＤＩのブレークスルー電圧によ
り制限される。
ンボル化している。公知の装置の保護作用は、前記のよ
うに、第１のダイオードＤＩのブレークスルー電圧によ
り制限される。
本発明によれば、第２図中に断面図により示されている
ように、ＳＢＣテクノロジー（ＳＢＣ−標準埋込みコレ
クタ、デイ−、ウィドマン（ＤＪｌｄｍａｎｎ） 、エ
イチ、マダー（Ｈ，Ｍａｄｅｒ） 、エイチ、フリード
リッヒ（Ｈ，Ｆｒ１ｅｄｌｉｃｈ） 、大規模集積回路
テクノロジー、ベルリン、１９８８年、第２９２頁参照
）で構成されたｐ” ドープされた基体ＳＴ、ｎ゛ ド
ープされた埋込み１ｉＢＬ１、ｎ−ドープされたコレク
タ領域Ｃならびにコレクタ領域Ｃと結び付いて第１図中
の第１の抵抗Ｒ１を形成する２つのｎ９ドープされた構
造ＳｔおよびＳ２を有する集積された回路装置のなかに
、別のｐ゛ ドープされた埋込み層ＢＬ２が、これが角
構造Ｓ１およびＳ２の周囲でコレクタ領域Ｃを２つの互
いに無関係な範囲に分けるように入れられている。埋込
み層ＢＬ２はこうして、１つのウェルを形成して、縁範
囲において表面まで達している０角構造ＳｌおよびＳ２
ならびに埋込みｊｉｌｌＢＬ２の接触はそれぞれ帯状の
金属化層ＭＳＩおよびＭＳ２を介して行われ、金属化層
ＭＳＩおよびＭＳ２は絶縁酸化物層の上に取り付けされ
、またそのつどの構造ＳＬ、Ｓ２または埋込みＪＩＢＬ
２に設けられている酸化物層の空所Ｆのみに接触してい
る。金属化層ＭＳＩは構造Ｓｌを入力電圧ＵＥを与えら
れる端子と、また金属化ＩＭｓ２は構造Ｓ２および埋込
みＩＷＢＬ２を本発明の実施例で抵抗Ｒ２の後に接続さ
れており導通方向にダイオードとして作動するトランジ
スタＱ２と接続する。
ように、ＳＢＣテクノロジー（ＳＢＣ−標準埋込みコレ
クタ、デイ−、ウィドマン（ＤＪｌｄｍａｎｎ） 、エ
イチ、マダー（Ｈ，Ｍａｄｅｒ） 、エイチ、フリード
リッヒ（Ｈ，Ｆｒ１ｅｄｌｉｃｈ） 、大規模集積回路
テクノロジー、ベルリン、１９８８年、第２９２頁参照
）で構成されたｐ” ドープされた基体ＳＴ、ｎ゛ ド
ープされた埋込み１ｉＢＬ１、ｎ−ドープされたコレク
タ領域Ｃならびにコレクタ領域Ｃと結び付いて第１図中
の第１の抵抗Ｒ１を形成する２つのｎ９ドープされた構
造ＳｔおよびＳ２を有する集積された回路装置のなかに
、別のｐ゛ ドープされた埋込み層ＢＬ２が、これが角
構造Ｓ１およびＳ２の周囲でコレクタ領域Ｃを２つの互
いに無関係な範囲に分けるように入れられている。埋込
み層ＢＬ２はこうして、１つのウェルを形成して、縁範
囲において表面まで達している０角構造ＳｌおよびＳ２
ならびに埋込みｊｉｌｌＢＬ２の接触はそれぞれ帯状の
金属化層ＭＳＩおよびＭＳ２を介して行われ、金属化層
ＭＳＩおよびＭＳ２は絶縁酸化物層の上に取り付けされ
、またそのつどの構造ＳＬ、Ｓ２または埋込みＪＩＢＬ
２に設けられている酸化物層の空所Ｆのみに接触してい
る。金属化層ＭＳＩは構造Ｓｌを入力電圧ＵＥを与えら
れる端子と、また金属化ＩＭｓ２は構造Ｓ２および埋込
みＩＷＢＬ２を本発明の実施例で抵抗Ｒ２の後に接続さ
れており導通方向にダイオードとして作動するトランジ
スタＱ２と接続する。
それによって第１図による公知の装置は一方では抵抗Ｒ
２とトランジスタＱｌのコレクタとの間に接続されたト
ランジスタＱ２により、また他方では抵抗ＲＢおよびダ
イオードＤＩに直列に位置する阻止方向のダイオードＤ
２により、また導通方向の第２のツェナーダイオードＺ
２により拡張される。制限された入力電圧はその際に電
圧ＵＳとしてトランジスタＱ１のコレクタにかかる。
２とトランジスタＱｌのコレクタとの間に接続されたト
ランジスタＱ２により、また他方では抵抗ＲＢおよびダ
イオードＤＩに直列に位置する阻止方向のダイオードＤ
２により、また導通方向の第２のツェナーダイオードＺ
２により拡張される。制限された入力電圧はその際に電
圧ＵＳとしてトランジスタＱ１のコレクタにかかる。
本発明の実施例ではトランジスタＱ２も第２の抵抗Ｒ２
と同一の仕方でｐｏ ドープされた埋込み層により囲ま
れており、またこうしてより高い入力電圧を与えられ得
る。
と同一の仕方でｐｏ ドープされた埋込み層により囲ま
れており、またこうしてより高い入力電圧を与えられ得
る。
第３図には第１図による装置の入力電流（の変化が負荷
なしで入力電圧ＵＥに関係して示されている。正の入力
電圧ＵＥでは入力量流目よ第１のツェナーダイオードＺ
１のツェナー電圧ＵＺＩよりも小さい入力電圧値に対し
てはほぼ零であり、ツェナー電圧ＵＺｉと絶縁電圧Ｕ１
との間の入力電圧値に対しては抵抗Ｒ１およびＲＢに関
係して入力端子ＵＥに比例しており、その後は急激に上
昇する。第２のツェナーダイオードＺ２のツェナー電圧
ＵＺ２よりも小さい入力電圧ＵＥの負の値に対しては入
力端子■はほぼ零であり、またその後は軌道抵抗ＲＢに
関係して入力電圧ＵＥに比例して上昇する。
なしで入力電圧ＵＥに関係して示されている。正の入力
電圧ＵＥでは入力量流目よ第１のツェナーダイオードＺ
１のツェナー電圧ＵＺＩよりも小さい入力電圧値に対し
てはほぼ零であり、ツェナー電圧ＵＺｉと絶縁電圧Ｕ１
との間の入力電圧値に対しては抵抗Ｒ１およびＲＢに関
係して入力端子ＵＥに比例しており、その後は急激に上
昇する。第２のツェナーダイオードＺ２のツェナー電圧
ＵＺ２よりも小さい入力電圧ＵＥの負の値に対しては入
力端子■はほぼ零であり、またその後は軌道抵抗ＲＢに
関係して入力電圧ＵＥに比例して上昇する。
このことから一方では、保護回路の入力電圧ＵＥを与え
られる端子がツェナー電圧ＵＺＩおよび絶縁電圧Ｕｌに
等しい１つの値まで負荷され得るという利点が導き出さ
れる。なぜならば、第２の抵抗Ｒ２を含んでいるエピタ
キシー領域が二重に基体ＳＴから絶縁されているからで
ある。こうして許容入力電圧範囲は絶縁電圧Ｕ！だけ高
くなる。
られる端子がツェナー電圧ＵＺＩおよび絶縁電圧Ｕｌに
等しい１つの値まで負荷され得るという利点が導き出さ
れる。なぜならば、第２の抵抗Ｒ２を含んでいるエピタ
キシー領域が二重に基体ＳＴから絶縁されているからで
ある。こうして許容入力電圧範囲は絶縁電圧Ｕ！だけ高
くなる。
他方では、極性逆転安全性が第２のツェナーダイオード
Ｚ２およびトランジスタＱ２により達成され、またその
際に負の過電圧ピークが第１のダイオードＤ１、第２の
ダイオードＤ２、第２のツェナーダイオードＺ２および
抵抗ＲＢの直列回路を介して導き出されるという利点が
認められる。それによって電圧に敏感なトランジスタＱ
２の損傷も防止される。
Ｚ２およびトランジスタＱ２により達成され、またその
際に負の過電圧ピークが第１のダイオードＤ１、第２の
ダイオードＤ２、第２のツェナーダイオードＺ２および
抵抗ＲＢの直列回路を介して導き出されるという利点が
認められる。それによって電圧に敏感なトランジスタＱ
２の損傷も防止される。
本発明によれば、わずかな回路技術的費用により入力電
圧範囲を拡大することができる。
圧範囲を拡大することができる。
第１図は本発明による回路装置の１つの実施例の回路図
、第２図は本発明による回路装置の１つの実施例の構造
的構成を示す斜視断面図、第３図は本発明による回路装
置の１つの実施例の電流−電圧特性図である。 ＢＬＩ、ＢＬ２・・・埋込み層 Ｃ・・・コレクタ領域 ＤＩ％Ｄ２・・・ダイオード Ｆ・・・孔 ■・・・入力電流 Ｍ・・・接地 ＭＳＩ、ＭＳ２・・・金属化層 Ｑｌ・・・トランジスタ Ｑ２・・・ダイオード Ｒ１、Ｒ２・・・抵抗 ＲＢ・・・軌道抵抗 Ｓ１、Ｓ２・・・ｎ゛ドープれた構造 ＳＴ・・・基体 ＵＥ・・・入力電圧 Ｕ！・・・絶縁電圧 ＵＳ・・・制限された入力電圧 ＵＺＩ、ＵＺ２・・・ツェナー電圧 Ｚ１、Ｚ２・・・ツェナーダイオード
、第２図は本発明による回路装置の１つの実施例の構造
的構成を示す斜視断面図、第３図は本発明による回路装
置の１つの実施例の電流−電圧特性図である。 ＢＬＩ、ＢＬ２・・・埋込み層 Ｃ・・・コレクタ領域 ＤＩ％Ｄ２・・・ダイオード Ｆ・・・孔 ■・・・入力電流 Ｍ・・・接地 ＭＳＩ、ＭＳ２・・・金属化層 Ｑｌ・・・トランジスタ Ｑ２・・・ダイオード Ｒ１、Ｒ２・・・抵抗 ＲＢ・・・軌道抵抗 Ｓ１、Ｓ２・・・ｎ゛ドープれた構造 ＳＴ・・・基体 ＵＥ・・・入力電圧 Ｕ！・・・絶縁電圧 ＵＳ・・・制限された入力電圧 ＵＺＩ、ＵＺ２・・・ツェナー電圧 Ｚ１、Ｚ２・・・ツェナーダイオード
Claims (1)
- 【特許請求の範囲】 １）電圧制限装置（Ｒ１、Ｑ１、Ｚ１）および前置され
た抵抗（Ｒ２）を有し、ｎドープされた埋込み層を有す
る集積された標準埋込みコレクタ技術で構成されており
、前記抵抗（Ｒ２）を形成する構造（Ｓ１、Ｓ２、Ｃ）
がｐドープされた埋込み層（ＢＬ２）によりウェル状に
囲まれていることを特徴とする電子回路の過電圧保護回
路装置。 ２）ダイオード（Ｑ２）が導通方向に抵抗（Ｒ２）と電
圧制限装置（Ｒ１、Ｑ１、Ｚ１）との間に配置されてい
ることを特徴とする請求項１記載の回路装置。 ３）ダイオード（Ｑ２）を形成する構造が同じくｐドー
プされた埋込み層によりウェル状に囲まれていることを
特徴とする請求項２記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3931704.8 | 1989-09-22 | ||
| DE3931704 | 1989-09-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142960A true JPH03142960A (ja) | 1991-06-18 |
Family
ID=6390008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24860390A Pending JPH03142960A (ja) | 1989-09-22 | 1990-09-17 | 電子回路の過電圧保護回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0418896A3 (ja) |
| JP (1) | JPH03142960A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026705B2 (en) | 2003-02-28 | 2006-04-11 | Renesas Technology Corp. | Semiconductor device with surge protection circuit capable of preventing current leakage |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111058A (en) * | 1980-12-27 | 1982-07-10 | Mitsubishi Electric Corp | Bipolar semiconductor integrated circuit device |
| JPS60103658A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | 半導体集積回路 |
-
1990
- 1990-09-17 JP JP24860390A patent/JPH03142960A/ja active Pending
- 1990-09-20 EP EP19900118135 patent/EP0418896A3/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0418896A2 (de) | 1991-03-27 |
| EP0418896A3 (en) | 1991-11-06 |
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