JPH03135245A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH03135245A JPH03135245A JP1274129A JP27412989A JPH03135245A JP H03135245 A JPH03135245 A JP H03135245A JP 1274129 A JP1274129 A JP 1274129A JP 27412989 A JP27412989 A JP 27412989A JP H03135245 A JPH03135245 A JP H03135245A
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- 239000000872 buffer Substances 0.000 abstract description 16
- 230000005540 biological transmission Effects 0.000 abstract description 10
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ローカルエリアネットワーク（ＬＡＮ）等に
おいてパケットによりデータ通信を行う通信制御装置に
関する。
おいてパケットによりデータ通信を行う通信制御装置に
関する。
従来の技術
一般に、パケット通信においては、送信データを一定長
に分割しくブロッキング）、各ブロックの先頭に宛先情
報などのヘッダを付加してパケット毎に送信する。また
、受信側は、各パケットのヘッダを処理することにより
、各受信パケットのデータを一連のデータに復元する（
デブロッキング）。
に分割しくブロッキング）、各ブロックの先頭に宛先情
報などのヘッダを付加してパケット毎に送信する。また
、受信側は、各パケットのヘッダを処理することにより
、各受信パケットのデータを一連のデータに復元する（
デブロッキング）。
第２図は、従来の通信制御装置の構成を示している。
第２図において、１１は、この通信制御装置全体の制御
を行う中央処理装置（ＣＰＵ部）、１２は、後述するよ
うにメモリ部１３と送受信部１４間のヘッダやデータの
書き込み、読み出し制御を行うダイレクトメモリアクセ
スコントロニラ（ＤＭＡＣ部）である。
を行う中央処理装置（ＣＰＵ部）、１２は、後述するよ
うにメモリ部１３と送受信部１４間のヘッダやデータの
書き込み、読み出し制御を行うダイレクトメモリアクセ
スコントロニラ（ＤＭＡＣ部）である。
メモリ部１３は、連続した送受信データを記憶するため
のバッファ１３ｂと、ヘッダとデータをパケット毎に記
憶するためのバッファ１３ａを有する。送受信部１４は
、通信回線を介して相手側の通信制御装置との間でパケ
ット通信を行う。
のバッファ１３ｂと、ヘッダとデータをパケット毎に記
憶するためのバッファ１３ａを有する。送受信部１４は
、通信回線を介して相手側の通信制御装置との間でパケ
ット通信を行う。
次に、上記従来例の動作を説明する。
第２図において、メモリ部１３に連続して記憶されたデ
ータを例えば４つのパケットに分割して送信する場合、
ＣＰＵ部１１の制御により、デーバッファ１３ａに転送
することによりそれぞれのパケットにブロッキングする
。
ータを例えば４つのパケットに分割して送信する場合、
ＣＰＵ部１１の制御により、デーバッファ１３ａに転送
することによりそれぞれのパケットにブロッキングする
。
次いで、図示破線で示すように、ＤＭＡ部１２の制御に
より送受信部１４に転送し、送受信部１４から受信側の
通信制御装置に送信する。
より送受信部１４に転送し、送受信部１４から受信側の
通信制御装置に送信する。
他方、４つのパケットに分割されたデータを送受信部１
４を介して受信すると、図示破線で示すように、ＤＭＡ
部１２の制御により４回に分けて送受信部１４からメモ
リ部１３内のバッファ１３ａに転送する。
４を介して受信すると、図示破線で示すように、ＤＭＡ
部１２の制御により４回に分けて送受信部１４からメモ
リ部１３内のバッファ１３ａに転送する。
次いで、図示実線で示すように、ＣＰＵ部１１の制御に
よりパケットのデータのみをバッファ１３ｂに転送する
ことによりデブロッキングし、連続したデータに復元す
る。
よりパケットのデータのみをバッファ１３ｂに転送する
ことによりデブロッキングし、連続したデータに復元す
る。
発明が解決しようとする課題
しかしながら、上記従来の通信制御装置では、送信デー
タをパケットにブロッキングしたり、受信パケットをデ
ブロッキングする場合、各パケットのデータをメモリ部
１３のバッファ１３ａ、１３ｂ間で転送するので、無駄
なデータの転送が必要となるという問題点がある。
タをパケットにブロッキングしたり、受信パケットをデ
ブロッキングする場合、各パケットのデータをメモリ部
１３のバッファ１３ａ、１３ｂ間で転送するので、無駄
なデータの転送が必要となるという問題点がある。
本発明は上記従来の問題点に鑑み、メモリ部内の無駄な
データの転送を防止することができる通信制御装置を提
供することを目的とする。
データの転送を防止することができる通信制御装置を提
供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、各パケットのヘッ
ダを格納するための第１のエリアと各パケットのデータ
を格納するための第２のエリアを有するメモリ部と、１
パケットのヘッダ長のエリアを有する第１のレジスタと
、１パケットのデータ長のエリアを有する第２のレジス
タとを備え、送信の場合に、各パケットのヘッダをメモ
リ部の第１のエリアにセットするとともに、送信データ
をメモリ部の第２のエリアにセットし、この第１、第２
のエリアにセットされた各パケットのヘッダとデータを
それぞれ第１、第２のレジスタに転送した後送受信部を
介して送信するように制御し、送受信部を介してパケッ
トを受信した場合に、各パケットのヘッダを第１のレジ
スタにセットした後メモリ部の第１のエリアに転送し、
各パケットの受信データを直接メモリ部の第２のエリア
に転送するようにしたものである。
ダを格納するための第１のエリアと各パケットのデータ
を格納するための第２のエリアを有するメモリ部と、１
パケットのヘッダ長のエリアを有する第１のレジスタと
、１パケットのデータ長のエリアを有する第２のレジス
タとを備え、送信の場合に、各パケットのヘッダをメモ
リ部の第１のエリアにセットするとともに、送信データ
をメモリ部の第２のエリアにセットし、この第１、第２
のエリアにセットされた各パケットのヘッダとデータを
それぞれ第１、第２のレジスタに転送した後送受信部を
介して送信するように制御し、送受信部を介してパケッ
トを受信した場合に、各パケットのヘッダを第１のレジ
スタにセットした後メモリ部の第１のエリアに転送し、
各パケットの受信データを直接メモリ部の第２のエリア
に転送するようにしたものである。
作用
本発明は上記構成により、メモリ部内でパケットをブロ
ッキングしたり、デブロッキングしないので、メモリ部
内の無駄なデータの転送を防止することができる。
ッキングしたり、デブロッキングしないので、メモリ部
内の無駄なデータの転送を防止することができる。
実施り１
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係る通信制御装置の一実施例を示すブロッ
ク図である。
は、本発明に係る通信制御装置の一実施例を示すブロッ
ク図である。
第１図において、１は、この通信制御装置全体の制御を
行う中央処理装置（ＣＰＵ部）、２は、後述するように
メモリ部３と送受信部４間のヘッダやデータの書き込み
、読み出し制御を行うダイレクトメモリアクセスコント
ローラ（ＤＭＡＣ部）である。
行う中央処理装置（ＣＰＵ部）、２は、後述するように
メモリ部３と送受信部４間のヘッダやデータの書き込み
、読み出し制御を行うダイレクトメモリアクセスコント
ローラ（ＤＭＡＣ部）である。
メモリ部３は、各パケットのヘッダ部を記憶するための
バッファ３ａと、連続した送受信データを１パケットの
データ長毎に記憶するためのバッファ３ｂを有する。送
受信部４は、通信回線を介して相手側の通信制御装置と
の間でパケット通信を行うためのものであり、１パケッ
トのヘッダ長分のレジスタ４ａと、■パケットのデータ
長分のレジスタ４ｂを有する。
バッファ３ａと、連続した送受信データを１パケットの
データ長毎に記憶するためのバッファ３ｂを有する。送
受信部４は、通信回線を介して相手側の通信制御装置と
の間でパケット通信を行うためのものであり、１パケッ
トのヘッダ長分のレジスタ４ａと、■パケットのデータ
長分のレジスタ４ｂを有する。
次に、上記実施例の動作を説明する。
先ず、パケットを送信する場合は、ＣＰＵＩは、連続し
たデータをメモリ部３のバッファ３ｂにセットするとと
もに、各パケットのヘッダを作成してバッフ７３ａにセ
ットし、また、パケットのヘッダ長、データ長をそれぞ
れレジスタ４ ａ ｓ４ｂにセットする。
たデータをメモリ部３のバッファ３ｂにセットするとと
もに、各パケットのヘッダを作成してバッフ７３ａにセ
ットし、また、パケットのヘッダ長、データ長をそれぞ
れレジスタ４ ａ ｓ４ｂにセットする。
次いで、ＣＰＵＩは、送受信部４からのデータ転送要求
信号ＤＲＥＱＡに対応するＤＭＡ０部２の一方のＤＭＡ
チャネルのワードカウンタに、■パケットのヘッダ長×
送信パケット長をセットするとともに、送受信部４から
のデータ転送要求信号ＤＲＥＱＢに対応するＤＭＡ０部
２の他方のＤＭＡチャネルのワードカウンタに、送信さ
れるデータ長をセットする。この後、ＣＰＵＩは、送受
信部４を起動する。
信号ＤＲＥＱＡに対応するＤＭＡ０部２の一方のＤＭＡ
チャネルのワードカウンタに、■パケットのヘッダ長×
送信パケット長をセットするとともに、送受信部４から
のデータ転送要求信号ＤＲＥＱＢに対応するＤＭＡ０部
２の他方のＤＭＡチャネルのワードカウンタに、送信さ
れるデータ長をセットする。この後、ＣＰＵＩは、送受
信部４を起動する。
送受信部４は、ＣＰＵ１により起動されると、データ転
送要求信号ＤＲＥＱＡをアクティブにし、したがって、
メモリ部３のバッファ３ａにセットされた最初のパケッ
トのヘッダがレジスタ４ａに転送され、相手側の通信制
御装置に送信される。次いで、送受信部４は、データ転
送要求信号ＤＲＥＱＢをアクティブにし、したがって、
メモリ部３のバッファ３ｂにセットされた最初のパケッ
トのデータがレジスタ４ｂに転送され、相手側の通信制
御装置に送信される。
送要求信号ＤＲＥＱＡをアクティブにし、したがって、
メモリ部３のバッファ３ａにセットされた最初のパケッ
トのヘッダがレジスタ４ａに転送され、相手側の通信制
御装置に送信される。次いで、送受信部４は、データ転
送要求信号ＤＲＥＱＢをアクティブにし、したがって、
メモリ部３のバッファ３ｂにセットされた最初のパケッ
トのデータがレジスタ４ｂに転送され、相手側の通信制
御装置に送信される。
以下同様に、ＤＭＡ０部２のワードカウンタがｒＯＪに
なるまでデータ転送要求信号ＤＲＥＱＡ、ＤＲＥＱＢを
交互にアクティブにし、第２、第３、第４のパケットを
送信する。
なるまでデータ転送要求信号ＤＲＥＱＡ、ＤＲＥＱＢを
交互にアクティブにし、第２、第３、第４のパケットを
送信する。
次に、受信の場合の動作を説明する。この場合、送受信
部４のレジスタ４ａのみを用い、レジスタ４ｂは用いら
れない。
部４のレジスタ４ａのみを用い、レジスタ４ｂは用いら
れない。
先ず、ＣＰＵ１は、送受信部４からのデータ転送要求信
号ＤＲＥＱＡに対応するＤＭＡ０部２の一方のＤＭＡチ
ャネルのワードカウンタに、１パケットのヘッダ長×受
信パケット長をセットするとともに、送受信部４からの
データ転送要求信号ＤＲＥＱＢに対応するＤＭＡ０部２
の他方のＤＭＡチャネルのワードカウンタに、１パケッ
トの最大データ長×受信パケット数をセットする。
号ＤＲＥＱＡに対応するＤＭＡ０部２の一方のＤＭＡチ
ャネルのワードカウンタに、１パケットのヘッダ長×受
信パケット長をセットするとともに、送受信部４からの
データ転送要求信号ＤＲＥＱＢに対応するＤＭＡ０部２
の他方のＤＭＡチャネルのワードカウンタに、１パケッ
トの最大データ長×受信パケット数をセットする。
送受信部４かデータ転送要求信号ＤＲＥＱＡをアクティ
ブにすると最初のパケット部のヘッダがレジスタ４ａに
セットされ、次いでデータ転送要求信号ＤＲＥＱＢをア
クティブにすると、最初のパケット部のデータがメモリ
部３のバッファ３ｂに直接転送される。最初のパケット
を受信すると、データ転送要求信号ＤＲＥＱＡをインア
クティブにする。
ブにすると最初のパケット部のヘッダがレジスタ４ａに
セットされ、次いでデータ転送要求信号ＤＲＥＱＢをア
クティブにすると、最初のパケット部のデータがメモリ
部３のバッファ３ｂに直接転送される。最初のパケット
を受信すると、データ転送要求信号ＤＲＥＱＡをインア
クティブにする。
以下同様に、データ転送要求信号ＤＲＥＱＡに対応する
ＤＭＡ０部２の一方のＤＭＡチャネルのワードカウンタ
がｒＯＪになるまで上記動作をパケット毎に繰り返すこ
とにより、複数のパケットを受信することができる。
ＤＭＡ０部２の一方のＤＭＡチャネルのワードカウンタ
がｒＯＪになるまで上記動作をパケット毎に繰り返すこ
とにより、複数のパケットを受信することができる。
すなわち、図示破線で示すように、メモリ部３内でパケ
ットをブロッキングしたり、デブロッキングしないので
、メモリ部３内の無駄なデータの転送を防止することが
できる。
ットをブロッキングしたり、デブロッキングしないので
、メモリ部３内の無駄なデータの転送を防止することが
できる。
尚、上記実施例では、ヘッダ長分のレジスタ４ａとデー
タ長分のレジスタ４ｂを送受信部４に設けたが、送受信
部４に設ける必要はない。また、上記実施例では、半２
重通信の場合について説明したが、２つの送信用ＤＭＡ
制御チャネルと２つの受信用ＤＭＡ制御チャネルを設け
ることにより全２重通信が可能となる。
タ長分のレジスタ４ｂを送受信部４に設けたが、送受信
部４に設ける必要はない。また、上記実施例では、半２
重通信の場合について説明したが、２つの送信用ＤＭＡ
制御チャネルと２つの受信用ＤＭＡ制御チャネルを設け
ることにより全２重通信が可能となる。
更に、上記実施例では、ヘッダのみを付加したパケット
について説明したが、データの後にフッタを付加する場
合には、メモ′り部３内のヘッダ部用バッファ３ａにヘ
ッダとフッタを交互に記憶するようにすれば良い。
について説明したが、データの後にフッタを付加する場
合には、メモ′り部３内のヘッダ部用バッファ３ａにヘ
ッダとフッタを交互に記憶するようにすれば良い。
発明の詳細
な説明したように、本発明は、各パケットのヘッダを格
納するための第１のエリアと各パケットのデータを格納
するための第２のエリアを有するメモリ部と、１パケッ
トのヘッダ長のエリアを有する第１のレジスタと、１パ
ケットのデータ長のエリアを有する第２のレジスタとを
備え、送信の場合に、各パケットのヘッダをメモリ部の
第１のエリアにセットするとともに、送信データをメモ
リ部の第２のエリアにセットし、この第１、第２のエリ
アにセットされた各パケットのヘッダとデータをそれぞ
れ第１、第２のレジスタに転送した後送受信部を介して
送信するように制御し、送受信部を介してパケットを受
信した場合に、各パケットのヘッダを第１のレジスタに
セットした後メモリ部の第１のエリアに転送し、各パケ
ットの受信データを直接メモリ部の第２のエリアに転送
するようにしたので、メモリ部内でパケットをブロッキ
ングしたり、デブロッキングしなくなり、したがって、
メモリ内の無駄なデータの転送を防止することができる
。
納するための第１のエリアと各パケットのデータを格納
するための第２のエリアを有するメモリ部と、１パケッ
トのヘッダ長のエリアを有する第１のレジスタと、１パ
ケットのデータ長のエリアを有する第２のレジスタとを
備え、送信の場合に、各パケットのヘッダをメモリ部の
第１のエリアにセットするとともに、送信データをメモ
リ部の第２のエリアにセットし、この第１、第２のエリ
アにセットされた各パケットのヘッダとデータをそれぞ
れ第１、第２のレジスタに転送した後送受信部を介して
送信するように制御し、送受信部を介してパケットを受
信した場合に、各パケットのヘッダを第１のレジスタに
セットした後メモリ部の第１のエリアに転送し、各パケ
ットの受信データを直接メモリ部の第２のエリアに転送
するようにしたので、メモリ部内でパケットをブロッキ
ングしたり、デブロッキングしなくなり、したがって、
メモリ内の無駄なデータの転送を防止することができる
。
第１図は、本発明に係る通信制御装置の一実施例を示す
ブロック図、第２図は、従来の通信制御装置を示すブロ
ック図である。 １・・・中央処理装置（ｃｐｕ）部、２・・・グイレフ
トメモリアクセスコントローラ（ＤＭＡＣ）部、３・・
・メモリ部、３ａ、３ｂ・・・バッファ、４・・・送受
信部、４ａ、４ｂ・・・レジスタ。
ブロック図、第２図は、従来の通信制御装置を示すブロ
ック図である。 １・・・中央処理装置（ｃｐｕ）部、２・・・グイレフ
トメモリアクセスコントローラ（ＤＭＡＣ）部、３・・
・メモリ部、３ａ、３ｂ・・・バッファ、４・・・送受
信部、４ａ、４ｂ・・・レジスタ。
Claims (1)
- 【特許請求の範囲】 各パケットのヘッダを格納するための第１のエリアと、
各パケットのデータを格納するための第２のエリアを有
するメモリ部と、 １パケットのヘッダ長のエリアを有する第１のレジスタ
と、 １パケットのデータ長のエリアを有する第２のレジスタ
と、 相手側の通信制御装置との間でパケット通信を行う送受
信部と、 送信の場合に、各パケットのヘッダを前記メモリ部の第
１のエリアにセットするとともに、送信データを前記メ
モリ部の第２のエリアにセットし、前記第１、第２のエ
リアにセットされた各パケットのヘッダとデータをそれ
ぞれ前記第１、第２のレジスタに転送した後、前記送受
信部を介して送信するように制御する手段と、 前記送受信部を介してパケットを受信した場合に、各パ
ケットのヘッダを前記第１のレジスタにセットした後前
記メモリ部の第１のエリアに転送し、各パケットの受信
データを直接前記メモリ部の第２のエリアに転送するよ
うに制御する手段とを有する通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274129A JP2502769B2 (ja) | 1989-10-20 | 1989-10-20 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274129A JP2502769B2 (ja) | 1989-10-20 | 1989-10-20 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135245A true JPH03135245A (ja) | 1991-06-10 |
| JP2502769B2 JP2502769B2 (ja) | 1996-05-29 |
Family
ID=17537423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274129A Expired - Fee Related JP2502769B2 (ja) | 1989-10-20 | 1989-10-20 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502769B2 (ja) |
-
1989
- 1989-10-20 JP JP1274129A patent/JP2502769B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2502769B2 (ja) | 1996-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |