JP2502769B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JP2502769B2 JP2502769B2 JP1274129A JP27412989A JP2502769B2 JP 2502769 B2 JP2502769 B2 JP 2502769B2 JP 1274129 A JP1274129 A JP 1274129A JP 27412989 A JP27412989 A JP 27412989A JP 2502769 B2 JP2502769 B2 JP 2502769B2
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- Japan
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- packet
- data
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- Communication Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ローカルエリアネットワーク（LAN）等に
おいてパケットによりデータ通信を行う通信制御装置に
関する。
おいてパケットによりデータ通信を行う通信制御装置に
関する。
従来の技術 一般に、パケット通信においては、送信データを一定
長に分割し（ブロッキング）、各ブロックの先頭に宛先
情報などのヘッダを付加してパケット毎に送信する。ま
た、受信側は、各パケットのヘッダを処理することによ
り、各受信パケットのデータを一連のデータに復元する
（デブロッキング）。
長に分割し（ブロッキング）、各ブロックの先頭に宛先
情報などのヘッダを付加してパケット毎に送信する。ま
た、受信側は、各パケットのヘッダを処理することによ
り、各受信パケットのデータを一連のデータに復元する
（デブロッキング）。
第２図は、従来の通信制御装置の構成を示している。
第２図において、11は、この通信制御装置全体の制御
を行う中央処理装置（CPU部）、12は、後述するように
メモリ部13と送受信部14間のヘッダやデータの書き込
み、読み出し制御を行うダイレクトメモリアクセスコン
トローラ（DMAC部）である。
を行う中央処理装置（CPU部）、12は、後述するように
メモリ部13と送受信部14間のヘッダやデータの書き込
み、読み出し制御を行うダイレクトメモリアクセスコン
トローラ（DMAC部）である。
メモリ部13は、連続した送受信データを記憶するため
のバッファ13bと、ヘッダとデータをパケット毎に記憶
するためのバッファ13aを有する。送受信部14は、通信
回線を介して相手側の通信制御装置との間でパケット通
信を行う。
のバッファ13bと、ヘッダとデータをパケット毎に記憶
するためのバッファ13aを有する。送受信部14は、通信
回線を介して相手側の通信制御装置との間でパケット通
信を行う。
次に、上記従来例の動作を説明する。
第２図において、メモリ部13に連続して記憶されたデ
ータを例えば４つのパケットに分割して送信する場合、
CPU部11の制御により、データを４回に分けてメモリ部1
3内のバッファ13bにセットし、図示実線で示すように、
バッファ13bにセットされたデータにヘッダを付加して
バッファ13aに転送することによりそれぞれのパケット
にブロッキングする。
ータを例えば４つのパケットに分割して送信する場合、
CPU部11の制御により、データを４回に分けてメモリ部1
3内のバッファ13bにセットし、図示実線で示すように、
バッファ13bにセットされたデータにヘッダを付加して
バッファ13aに転送することによりそれぞれのパケット
にブロッキングする。
次いで、図示破線で示すように、DMA部12の制御によ
り送受信部14に転送し、送受信部14から受信側の通信制
御装置に送信する。
り送受信部14に転送し、送受信部14から受信側の通信制
御装置に送信する。
他方、４つのパケットに分割されたデータを送受信部
14を介して受信すると、図示破線で示すように、DMA部1
2の制御により４回に分けて送受信部14からメモリ部13
内のバッファ13aに転送する。
14を介して受信すると、図示破線で示すように、DMA部1
2の制御により４回に分けて送受信部14からメモリ部13
内のバッファ13aに転送する。
次いで、図示実線で示すように、CPU部11の制御によ
りパケットのデータのみをバッファ13bに転送すること
によりデブロッキングし、連続したデータに復元する。
りパケットのデータのみをバッファ13bに転送すること
によりデブロッキングし、連続したデータに復元する。
発明が解決しようとする課題 しかしながら、上記従来の通信制御装置では、送信デ
ータをパケットにブロッキングしたり、受信パケットを
デブロッキングする場合、各パケットのデータをメモリ
部13のバッファ13a、13b間で転送するので、無駄なデー
タの転送が必要となるという問題点がある。
ータをパケットにブロッキングしたり、受信パケットを
デブロッキングする場合、各パケットのデータをメモリ
部13のバッファ13a、13b間で転送するので、無駄なデー
タの転送が必要となるという問題点がある。
本発明は上記従来の問題点に鑑み、メモリ部内の無駄
なデータの転送を防止することができる通信制御装置を
提供することを目的とする。
なデータの転送を防止することができる通信制御装置を
提供することを目的とする。
課題を解決するための手段 本発明は上記目的を達成するために、各パケットのヘ
ッダを格納するための第１のエリアと各パケットのデー
タを格納するための第２のエリアを有するメモリ部と、
１パケットのヘッダ長のエリアを有する第１のレジスタ
と、１パケットのデータ長のエリアを有する第２のレジ
スタとを備え、送信の場合に、各パケットのヘッダをメ
モリ部の第１のエリアにセットするとともに、送信デー
タをメモリ部の第２のエリアにセットし、この第１、第
２のエリアにセットされた各パケットのヘッダとデータ
をそれぞれ第１、第２のレジスタに転送した後送受信部
を介して送信するように制御し、送受信部を介してパケ
ットを受信した場合に、各パケットのヘッダを第１のレ
ジスタにセットした後メモリ部の第１のエリアに転送
し、各パケットの受信データを直接メモリ部の第２のエ
リアに転送するようにしたものである。
ッダを格納するための第１のエリアと各パケットのデー
タを格納するための第２のエリアを有するメモリ部と、
１パケットのヘッダ長のエリアを有する第１のレジスタ
と、１パケットのデータ長のエリアを有する第２のレジ
スタとを備え、送信の場合に、各パケットのヘッダをメ
モリ部の第１のエリアにセットするとともに、送信デー
タをメモリ部の第２のエリアにセットし、この第１、第
２のエリアにセットされた各パケットのヘッダとデータ
をそれぞれ第１、第２のレジスタに転送した後送受信部
を介して送信するように制御し、送受信部を介してパケ
ットを受信した場合に、各パケットのヘッダを第１のレ
ジスタにセットした後メモリ部の第１のエリアに転送
し、各パケットの受信データを直接メモリ部の第２のエ
リアに転送するようにしたものである。
作用 本発明は上記構成により、メモリ部内でパケットをブ
ロッキングしたり、デブロッキングしないので、メモリ
部内の無駄なデータの転送を防止することができる。
ロッキングしたり、デブロッキングしないので、メモリ
部内の無駄なデータの転送を防止することができる。
実施例 以下、図面を参照して本発明の実施例を説明する。第
１図は、本発明に係る通信制御装置の一実施例を示すブ
ロック図である。
１図は、本発明に係る通信制御装置の一実施例を示すブ
ロック図である。
第１図において、１は、この通信制御装置全体の制御
を行う中央処理装置（CPU部）、２は、後述するように
メモリ部３と送受信部４間のヘッダやデータの書き込
み、読み出し制御を行うダイレクトメモリアクセスコン
トローラ（DMAC部）である。
を行う中央処理装置（CPU部）、２は、後述するように
メモリ部３と送受信部４間のヘッダやデータの書き込
み、読み出し制御を行うダイレクトメモリアクセスコン
トローラ（DMAC部）である。
メモリ部３は、各パケットのヘッダ部を記憶するため
のバッファ3aと、連続した送受信データを１パケットの
データ長毎に記憶するためのバッファ3bを有する。送受
信部４は、通信回線を介して相手側の通信制御装置との
間でパケット通信を行うためのものであり、１パケット
のヘッダ長分のレジスタ4aと、１パケットのデータ長分
のレジスタ4bを有する。
のバッファ3aと、連続した送受信データを１パケットの
データ長毎に記憶するためのバッファ3bを有する。送受
信部４は、通信回線を介して相手側の通信制御装置との
間でパケット通信を行うためのものであり、１パケット
のヘッダ長分のレジスタ4aと、１パケットのデータ長分
のレジスタ4bを有する。
次に、上記実施例の動作を説明する。
先ず、パケットを送信する場合は、CPU1は、連続した
データをメモリ部３のバッファ3bにセットするととも
に、各パケットのヘッダを作成してバッファ3aにセット
し、また、パケットのヘッダ長、データ長をそれぞれレ
ジスタ4a、4bにセットする。
データをメモリ部３のバッファ3bにセットするととも
に、各パケットのヘッダを作成してバッファ3aにセット
し、また、パケットのヘッダ長、データ長をそれぞれレ
ジスタ4a、4bにセットする。
次いで、CPU1は、送受信部４からのデータ転送要求信
号DREQAに対応するDMAC部２の一方のDMAチャネルのワー
ドカウンタに、１パケットのヘッダ長×送信パケット長
をセットするとともに、送受信部４からのデータ転送要
求信号DREQBに対応するDMAC部２の他方のDMAチャネルの
ワードカウンタに、送信されるデータ長をセットする。
この後、CPU1は、送受信部４を起動する。
号DREQAに対応するDMAC部２の一方のDMAチャネルのワー
ドカウンタに、１パケットのヘッダ長×送信パケット長
をセットするとともに、送受信部４からのデータ転送要
求信号DREQBに対応するDMAC部２の他方のDMAチャネルの
ワードカウンタに、送信されるデータ長をセットする。
この後、CPU1は、送受信部４を起動する。
送受信部４は、CPU1により起動されると、データ転送
要求信号DREQAをアクティブにし、したがって、メモリ
部３のバッファ3aにセットされた最初のパケットのヘッ
ダがレジスタ4aに転送され、相手側の通信制御装置に送
信される。次いで、送受信部４は、データ転送要求信号
DREQBをアクティブにし、したがって、メモリ部３のバ
ッファ3bにセットされた最初のパケットのデータがレジ
スタ4bに転送され、相手側の通信制御装置に送信され
る。
要求信号DREQAをアクティブにし、したがって、メモリ
部３のバッファ3aにセットされた最初のパケットのヘッ
ダがレジスタ4aに転送され、相手側の通信制御装置に送
信される。次いで、送受信部４は、データ転送要求信号
DREQBをアクティブにし、したがって、メモリ部３のバ
ッファ3bにセットされた最初のパケットのデータがレジ
スタ4bに転送され、相手側の通信制御装置に送信され
る。
以下同様に、DMAC部２のワードカウンタが「０」にな
るまでデータ転送要求信号DREQA、DREQBを交互にアクテ
ィブにし、第２、第３、第４のパケットを送信する。
るまでデータ転送要求信号DREQA、DREQBを交互にアクテ
ィブにし、第２、第３、第４のパケットを送信する。
次に、受信の場合の動作を説明する。この場合、送受
信部４のレジスタ4aのみを用い、レジスタ4bは用いられ
ない。
信部４のレジスタ4aのみを用い、レジスタ4bは用いられ
ない。
先ず、CPU1は、送受信部４からのデータ転送要求信号
DREQAに対応するDMAC部２の一方のDMAチャネルのワード
カウンタに、１パケットのヘッダ長×受信パケット長を
セットするとともに、送受信部４からのデータ転送要求
信号DREQBに対応するDMAC部２の他方のDMAチャネルのワ
ードカウンタに、１パケットの最大データ長×受信パケ
ット数をセットする。
DREQAに対応するDMAC部２の一方のDMAチャネルのワード
カウンタに、１パケットのヘッダ長×受信パケット長を
セットするとともに、送受信部４からのデータ転送要求
信号DREQBに対応するDMAC部２の他方のDMAチャネルのワ
ードカウンタに、１パケットの最大データ長×受信パケ
ット数をセットする。
送受信部４がデータ転送要求信号DREQAをアクティブ
にすると最初のパケット部のヘッダがレジスタ4aにセッ
トされ、次いでデータ転送要求信号DREQBをアクティブ
にすると、最初のパケット部のデータがメモリ部３のバ
ッファ3bに直接転送される。最初のパケットを受信する
と、データ転送要求信号DREQAをインアクティブにす
る。
にすると最初のパケット部のヘッダがレジスタ4aにセッ
トされ、次いでデータ転送要求信号DREQBをアクティブ
にすると、最初のパケット部のデータがメモリ部３のバ
ッファ3bに直接転送される。最初のパケットを受信する
と、データ転送要求信号DREQAをインアクティブにす
る。
以下同様に、データ転送要求信号DREQAに対応するDMA
C部２の一方のDMAチャネルのワードカウンタが「０」に
なるまで上記動作をパケット毎に繰り返すことにより、
複数のパケットを受信することができる。
C部２の一方のDMAチャネルのワードカウンタが「０」に
なるまで上記動作をパケット毎に繰り返すことにより、
複数のパケットを受信することができる。
すなわち、図示破線で示すように、メモリ部３内でパ
ケットをブロッキングしたり、デブロッキングしないの
で、メモリ部３内の無駄なデータの転送を防止すること
ができる。
ケットをブロッキングしたり、デブロッキングしないの
で、メモリ部３内の無駄なデータの転送を防止すること
ができる。
尚、上記実施例では、ヘッダ長分のレジスタ4aとデー
タ長分のレジスタ4bを送受信部４に設けたが、送受信部
４に設ける必要はない。また、上記実施例では、半２重
通信の場合について説明したが、２つの送信用DMA制御
チャネルと２つの受信用DMA制御チャネルを設けること
により全２重通信が可能となる。
タ長分のレジスタ4bを送受信部４に設けたが、送受信部
４に設ける必要はない。また、上記実施例では、半２重
通信の場合について説明したが、２つの送信用DMA制御
チャネルと２つの受信用DMA制御チャネルを設けること
により全２重通信が可能となる。
更に、上記実施例では、ヘッダのみを付加したパケッ
トについて説明したが、データの後にフッタを付加する
場合には、メモリ部３内のヘッダ部用バッファ3aにヘッ
ダとフッタを交互に記憶するようにすれば良い。
トについて説明したが、データの後にフッタを付加する
場合には、メモリ部３内のヘッダ部用バッファ3aにヘッ
ダとフッタを交互に記憶するようにすれば良い。
発明の効果 以上説明したように、本発明は、各パケットのヘッダ
を格納するための第１のエリアと各パケットのデータを
格納するための第２のエリアを有するメモリ部と、１パ
ケットのヘッダ長のエリアを有する第１のレジスタと、
１パケットのデータ長のエリアを有する第２のレジスタ
とを備え、送信の場合に、各パケットのヘッダをメモリ
部の第１のエリアにセットするとともに、送信データを
メモリ部の第２のエリアにセットし、この第１、第２の
エリアにセットされた各パケットのヘッダとデータをそ
れぞれ第１、第２のレジスタに転送した後送受信部を介
して送信するように制御し、送受信部を介してパケット
を受信した場合に、各パケットのヘッダを第１のレジス
タにセットした後、メモリ部の第１のエリアに転送し、
各パケットの受信データを直接メモリ部の第２のエリア
に転送するようにしたので、メモリ部内でのパケットを
ブロッキングしたり、デブロッキングしなくなり、した
がって、メモリ内の無駄なデータの転送を防止すること
ができる。
を格納するための第１のエリアと各パケットのデータを
格納するための第２のエリアを有するメモリ部と、１パ
ケットのヘッダ長のエリアを有する第１のレジスタと、
１パケットのデータ長のエリアを有する第２のレジスタ
とを備え、送信の場合に、各パケットのヘッダをメモリ
部の第１のエリアにセットするとともに、送信データを
メモリ部の第２のエリアにセットし、この第１、第２の
エリアにセットされた各パケットのヘッダとデータをそ
れぞれ第１、第２のレジスタに転送した後送受信部を介
して送信するように制御し、送受信部を介してパケット
を受信した場合に、各パケットのヘッダを第１のレジス
タにセットした後、メモリ部の第１のエリアに転送し、
各パケットの受信データを直接メモリ部の第２のエリア
に転送するようにしたので、メモリ部内でのパケットを
ブロッキングしたり、デブロッキングしなくなり、した
がって、メモリ内の無駄なデータの転送を防止すること
ができる。
第１図は、本発明に係る通信制御装置の一実施例を示す
ブロック図、第２図は、従来の通信制御装置を示すブロ
ック図である。 １……中央処理装置（CPU）部、２……ダイレクトメモ
リアクセスコントローラ（DMAC）部、３……メモリ部、
3a,3b……バッファ、４……送受信部、4a,4b……レジス
タ。
ブロック図、第２図は、従来の通信制御装置を示すブロ
ック図である。 １……中央処理装置（CPU）部、２……ダイレクトメモ
リアクセスコントローラ（DMAC）部、３……メモリ部、
3a,3b……バッファ、４……送受信部、4a,4b……レジス
タ。
Claims (1)
- 【請求項１】各パケットのヘッダを格納するための第１
のエリアと、各パケットのデータを格納するための第２
のエリアを有するメモリ部と、 １パケットのヘッダ長のエリアを有する第１のレジスタ
と、 １パケットのデータ長のエリアを有する第２のレジスタ
と、 相手側の通信制御装置との間でパケット通信を行う送受
信部と、 送信の場合に、各パケットのヘッダを前記メモリ部の第
１のエリアにセットするとともに、送信データを前記メ
モリ部の第２のエリアにセットし、前記第１、第２のエ
リアにセットされた各パケットのヘッダとデータをそれ
ぞれ前記第１、第２のレジスタに転送した後、前記送受
信部を介して送信するように制御する手段と、 前記送受信部を介してパケットを受信した場合に、各パ
ケットのヘッダを前記第１のレジスタにセットした後前
記メモリ部の第１のエリアに転送し、各パケットの受信
データを直接前記メモリ部の第２のエリアに転送するよ
うに制御する手段とを有する通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274129A JP2502769B2 (ja) | 1989-10-20 | 1989-10-20 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274129A JP2502769B2 (ja) | 1989-10-20 | 1989-10-20 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135245A JPH03135245A (ja) | 1991-06-10 |
| JP2502769B2 true JP2502769B2 (ja) | 1996-05-29 |
Family
ID=17537423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274129A Expired - Fee Related JP2502769B2 (ja) | 1989-10-20 | 1989-10-20 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502769B2 (ja) |
-
1989
- 1989-10-20 JP JP1274129A patent/JP2502769B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03135245A (ja) | 1991-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |