JPH03134570A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子およびその製造方法に係わシ、特に
電極の取〕出し構造およびその形成方法に関するもので
ある。

〔従来の技術〕

第２図は従来の半導体素子として例えば地震。

物体の移動、衝突などの加速度を検出する容量式の加速
度センナの一例を示す断面図である。同図において、１
はシリコン基板、２はシリコン基板１の背面に断面が台
形状にエツチング加工されて形成された開口、３はこの
開口２の形成によってシリコン基板１０表面部分にシリ
コン薄肉部にょシ形成された可動部としての起歪部であ
シ、これらのシリコン基板１．開口２および起歪部３に
ょ夛センサチップ４を構成している。また、５はシリコ
ン基板１の起歪部３表面に成膜された金属薄膜からなる
下部電極、５＆はシリコン基板１の表面端部に設けられ
た下部電極５の電極域ル出し用パッド、６はシリコン基
板１の表面側に凹部を対向させ起歪部３を被覆して接着
配置された上部キャップ、Ｔは上部キャップ６の凹部内
面に下部電極５と対向して成膜された上部電極、８は対
向配置された上部電極Ｔと下部電極５との間に一定寸法
の空隙幅を有して形成された容量形成部、９は上部キャ
ップ６の端部に穿設されたコンタクトホール、１０はコ
ンタクトホール９内に充填されかつ下部電極パッド５ａ
と電気的に接続される導電体、１１は導電体１０に電気
的に接続される外部回路接続用導電性リードである。

〔発明が解決しようとする課題〕

しかしながら、このように構成された加速度センサは、
予め一方の絶縁性基板（例えばパイレックス）上に多数
個の上部電極Ｔを形成し、さらに多数個のコンタクトホ
ール９をエツチングもしくは放電加工によシ穿役した後
、他方のシリコンウェハ上に多数組の起歪部３および下
部電極５を形成して両者を対向させて接合し、采の目状
にダイシングを行なって個々に分割して製作していた。

この友め、上部キャップ６にコンタクトホールＳをエツ
チングによ多形成する場合、下部電極パッド５ａの表面
積に比べて広いエツチングスペースが必要となり、形状
の小型化が困難であるうえにエツチングに長時間を要す
るなどの問題があった。

また、多数個のコンタクトホール９ｔ−穿設したトップ
プレート基板は、破損しやすく、取シ扱いに細心な注意
を要するなど生産性を低下させるという問題があつ九。

さらにコンタクトホール９を放電加工によ多形成する場
合、大加工に長時間を要し、センサの量産性に問題があ
るうえに大形状を大きく形成しなければ、通常のワイヤ
ポンダによる配線はできないため、形状の小型化が困難
な上にセンサ組み付は時の量産性にも問題があった。

したがって本発明は、前述した従来の課題を解決するた
めになされたものであシ、その目的は電極域）出し部の
構成を簡易化させて量産性および生産性の高い半導体素
子およびその製造方法を提供することにある。

〔課題を解決するための手段〕

このような課題を解決するために本発明による半導体素
子は、表面に下部電極およびその電極パッドがパターン
形成された半導体基板と、内面に下部電極と対向する上
部電極が形成されかつ下部電極と対向する半導体基板上
のみに接着配置された上部キャップとを有して構成され
ている。

また、本発明による半導体素子の製造方法は、表面に多
数組の下部電極およびその電極パッドがパターン形成さ
れた半導体ウェハと、各下部電極と対向する多数組の上
部電極がパターン形成されかつ電極パッドと対向する部
位に凹部が形成された絶縁プレートとを画電極を対向さ
せて接合した後、絶縁プレートのみを凹部に溢ってダイ
シングし、引き続き半導体ウェハと絶縁プレートとの接
合体を同時にダイシングするようにしたものである。

〔作用〕

本発明においては、半導体基板の表面端部に電極パッド
が露出して形成される。

〔実施例〕

以下、図面を用いて本発明の実施例を詳細に説明する。

第１図（、）〜（ｋ）は本発明による半導体素子の製造
方法の一実施例を加速度センサの製造方法に適用した場
合について説明する工程の断面図であシ、前述の図と同
一部分には同一符号を付しである。

同図において、まず、同図（＆）に示すようにシリコン
ウェハ２）の裏面に例えばＳｉ３Ｎ４などのエツチング
マスク材２２を成膜し、このエツチングマスク材２２に
前記台形溝２の開口部分に相当する窓パターン２２ｍを
フォトリソグラフィ技術によシバターニングして形成し
た後、この窓パターン２２ａ内を例えばＫＯＨなどのエ
ツチング液により異方性エツチングを行なうと、同図（
ｂ）に示すように前述した断面が台形状の開口２が形成
されるとともにシリコンウェハ２）の表面部分にシリコ
ン薄肉部からなる起歪部３が形成される。次に第１のシ
リコンウェハ２）の裏面側のエツチングマスク材２２を
除去した後、同図（ｃ）に示すようにシリコンウェハ２
）の表面に例えばＡｔなどの金属を蒸着もしくはスパッ
タリング法によって前記下部電極５および電極パッド５
ａｔパターン形成してセンサチップ部２３を完成する。

一方、同図（ｄ）に示すように例えば板厚が２５０〜５
００μｍのパイレックス基板２４を用意し、このパイレ
ックス基板２４０表面および裏面に例えばフォトレジス
ト膜２５を成膜した後、このパイレックス基板２４０表
面に前記電極パッド５ａの形成領域と反対向する部分で
後述するダイシングする際の目印とする窓パターン２５
＆を形成し、さらにその裏面の前記容量形成部８の形成
領域とする部分に窓パターン２５ｂおよび電極パッド５
息の形成領域とする部分に窓パターン２５ａをそれぞれ
フォトリングラフィ技術により形成する。次に同図（、
）に示すようにこれらの窓パターン２５ｍ　、　２５ｂ
　、　２５ｃ内を例えばＨＦなどのエツチング溶液によ
シ異方性エツチングを行なって同図（、）に示すように
深さが２５〜５０μｍの断面が台形状の台形溝２６ｍ　
？　２６ｂ　、２６ｅをそれぞれ形成した後、フォトレ
ジスト膜２５を除去する。次に同図（ｆ）に示したよう
に台形溝２６ｂ内に例えばＡｔなどの金属を蒸着した後
、バターニング（エツチング）を行なって前記上部電極
１を形成して前記キャップ６に和尚するものとなるトッ
ププレート部２）を完成する。次に同図（ｒ）に示すよ
うに前記センサチップ部２３の表面にトッププレー）部
２７を位置合せして陽極接合法によシ全面接着させる。

次に同図（ｈ）に示すようにトッププレート部２７の台
形溝２６ｍ　、　２Ｂｅのみをその溝２６ｍ　、　２６
ｃの深さ方向に沿ってダイヤモンドブレード２８により
ダイシングを行なった後、引き続き同図（１）に示すよ
うにトッププレート部２Ｔとセンサチップ部２３とを同
時にその厚さ方向に沿ってダイシングを行ない、個々の
チップに分割させて同図（ｊ）に示すようにシリコン基
板１の表面がトッププレート１２で覆われた構造の加速
度センサが得られる。しかる後、この加速度センナを同
図（ｋ）に示すようにＨＩＣ基板２９上に実装し、電極
パッド５＆とＨＩＣ基板２９上の電極パッド２９ｍとの
間を導電性り−ド１１によシワイヤボンドを行なって完
成する。

このような方法によると、シリコンウェハ２）が例えば
直径４インチであれば、３篇富角程度のチップサイズで
もシリコンウェハ２）の全面をダイシングに要する時間
は数分程度であシ、第２図のエツチングや放電加工によ
る方法が１時間以上要するのに対して大幅に生産性が向
上できる。また、トッププレート部２Ｔとなるパイレッ
クス基板２４の板厚ｔ″２５０〜５００μｍとし、その
台形溝２６ａ。

２６ｃの深さを２５〜５０μｍとすると、トッププレー
ト部２７とセンサチップ部２３とを接合し、ダイシング
によって形成される電極域シ出し部の構造が従来の１１
５〜１／１０の時間で形成でき、量産性を大幅に向上さ
せることができた。

また、このような方法によシ構成された加速度センサは
、シリコン基板１の表面端部に広い領域にわたって電極
パッド５ａが露出する電極域シ出し部が簡単な構成で得
られるとともに通常のワイヤボンダによるボンディング
ワイヤ１１のボンディングが容易となる。

なお、前述した実施例においては、トッププレー）１１
パイレツクス基板で形成した場合について説明したが、
本発明はこれに限定されるものではなく、シリコン基板
で形成しても良く、この場合、接合は７ユージヨンボン
ド法が用いられ、また、７ユージヨンボンド法では上部
電極５と電極パッド５ａとの接続に埋込み拡散リードな
どを用いると良い。

〔発明の効果〕

以上説明したように本発明による半導体素子によれば、
電極域シ出し部が簡単な構成でしかも容易に形成できる
ので、半導体素子が量産性および生産性良く得られると
いう極めて優れた効果を有する。

【図面の簡単な説明】

第１図（、）〜（ｋ）は本発明の一実施例による加速度
センサの製造方法を説明する工程の断面図、第２図は従
来の加速度センサの構成を示す断面図である。 １拳・・・シリコン基板、２・・・・開口、３・・拳・
起歪部、４・・・・セ／サチッグ、５・・・・下部電極
、５ｍ・・ａｍ電極パッド、６・φ・・上部キャップ、
７台・・・上部電極、８・・・・容量形成部、１１・・
・・導電性リード、１２＃−−・トラフフレート、２）
１１・・・シリコンクエバ、２２＃−・・エツチングマ
スク材、２２＆・・・−窓パターン、２３・・・・セン
サチップ部、２４・・・・パイレックス基板、２５−−
・＊ａｍ＊７オトレジスト膜、２５ｍ　＋　２５ｂ　、
２５ｃ　−・・・窓パターン、２６ａｔ２６ｂ　ｔＺ６
ｃ　＠　”　’　”台形溝、２７・・１１Ｉトツププレ
一ト部、２８・Φ・−ダイヤモンドブレード、２９・・
・・ＨＩＣ基板。

Claims (2)

【特許請求の範囲】
1. （１）表面に第１の電極および該第１の電極と連結され
   る電極パッドがパターン形成された半導体基板と、前記
   第１の電極と対向する第２の電極が内面にパターン形成
   されかつ前記第１の電極と対向する半導体基板上のみに
   接着配置された上部キャップとを備え、前記電極パッド
   を半導体基板上に露出させたことを特徴とする半導体素
   子。
2. （２）表面に多数組の第１の電極および該第１の電極が
   パターン形成された半導体ウェハと、前記各第１の電極
   と対向する多数組の第２の電極がパターン形成されかつ
   前記電極パッドと対向する部位に凹部が形成された絶縁
   プレートととを前記第１の電極、第２の電極を対向させ
   て接合した後、前記絶縁プレートのみを前記凹部に沿つ
   てダイシングし、引き続き半導体ウェハと絶縁プレート
   との接合体を同時にダイシングすることを特徴とした半
   導体素子の製造方法。