JPH03132992A - Ｉｃの入出力端子数削減方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路（ＩＣ）に係り、特にその入
出力端子数の削減を可能にする入力端子数削減方式と、
入出力端子数を削減した情報処理装置に関するものであ
る。

〔従来の技術〕

情報処理装置等に用いられるデジタル半導体集積回路（
以下ＩＣと呼ぶ）は、年々高集積化が進み今日では数万
〜数十万のトランジスタを集積したＩＣが製品化されて
いる。一方、ＩＣの外部と信号の授受を行なう入出力端
子数も前記ＩＣの高集積化に伴い、増加する傾向にある
。一方、ＩＣを搭載する情報処理装置を小型化するため
前記ＩＣのパッケージも小型であることが望まれており
、その入出力端子数はできるだけ少なく抑えなければな
らない。

ＩＣの入出力端子数を減少させる従来の方法として、１
つの入出力端子を前記ＩＣのリセット時と通常動作時で
異なった目的に用いる方法がある。

第２図は上記従来方法を説明する図であり、１ａは上記
従来方法によって入力出端子数を削減したＩＣ１１ｂは
前記ＩＣ１ａと接続されている別のＩＣ１２ａ、２ｂ、
２ｃはＩＣの入力バッファ、３ａはＩＣの出力バッファ
、４ａ、４ｂ。

４ｃ、４ｄはＩＣの入出力端子、５は抵抗、６はスイッ
チ、７はフリップフロップである。

リセット信号８をＬ′とすることによってＩＣ１ａおよ
びＩＣ１ｂはリセット状態となる。このとき、ＩＣ１ｂ
の出力バッファ３ａのイネーブル１には、リセット信号
８が入出力端子４ｂ、入力バッファ２ｂを通して入力さ
れ、出力バッファ３ａの出力はハイインピーダンス状態
となる。

従って、入出力端子４Ｃの電位はスイッチ６が５Ｖ側に
なっているときはＬ′に、スイッチ６が０■側になって
いるときにはＬ′となる。前記入出力端子４ｃは入力バ
ッファ２ｃを通してフリップフロップ７のデータ入力端
子に接続されている。一方、フリップフロップ７のクロ
ック入力端子には、リセット信号８が入出力端子４ａ、
入力バッファ２ａを通して接続されている。従って、リ
セット信号８をＬ′からＬ′とすることによって、入出
力端子４ｃの電位すなわちスイッチ６の状態をフリップ
フロップ７に記憶することができる。

リセット信号８がＬ′になった後は、ＩＣ１ｂの出力バ
ッファ３ａは出力状態となるので、ＩＣ１ａの入出力端
子４ｃにはＩＣ１ｂの入出力端子４ｄから出力される信
号が入力される。

このようにしてスイッチ６の設定情報を入力する入出力
端子と、ＩＣ１ｂから出力される信号を入力する入出力
端子とを共用し、工Ｃ１ａの入出力端子数を減少するこ
とができる。

この方法を用いたＩＣとしては、（株）日立製作所のＨ
Ｄ６３４８４等のＩＣがある。ＨＤ６３４８４はリセッ
ト時に、ＤＭＡ転送要求アクノリッジ信号端子をデータ
バス幅の設定のために用いている。前記端子については
、ＨＤ６３４８４ＡＣＲＴＣユーザーズマニュアル、６
８０−１−２８Ｂ　（１９８５）第１２頁において述べ
られている。〔発明が解決しようとする課題〕上記従来
技術では、１つの入出力端子４ＣをＩＣ１ａのリセット
時と動作時で異なる目的の信号端子に利用することによ
ってＩＣの入出力端子数を減少させている。

従って、リセット解除後すなわち動作中にスイッチ６の
設定状態が変化してもＩＣＩ　ａが前記変化を認識でき
ないという問題があった。

従って、本発明の目的は、スイッチ等の設定情報信号と
他の信号の入出力端子を共用し、前記設定情報の変化を
ＩＣの動作中にも認識することができるＩＣの入出力端
子数削減方式、及び入出力端子数を削減した情報処理装
置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明による入出力端子削
減方式は、ＩＣに接続された信号線がハイインピーダン
ス状態である場合には前記ＩＣがリセット状態でなくて
も前記信号線の電圧レベルを前記ＩＣ内部に取り込むよ
うにしたものである。

また、本発明は、より具体的には１表示用リフレッシュ
メモリあるいは文字フォントメモリのデータバスが接続
されたＩＣにおいて、前記メモリへのアクセスが行われ
ず前記データバスがハイインピーダンス状態となる表示
帰線期間に、前記データバスを構成する信号線の電圧レ
ベルを前記ＩＣ内部に取り込み記憶する手段を備えるこ
とを特徴とする。

また、本発明は、表示用リフレッシュメモリあるいは文
字フォントメモリのデータバスが接続されたＩＣにおい
て、表示帰線期間中に前記メモリへのアクセスが行われ
たかどうかを検出する手段と、前記検出手段が表示帰線
期間中に前記メモリへのアクセスが行われていないこと
を示している時には、前記データバスを構成する信号線
の電圧レベルを前記ＩＣ内部に取り込み記憶し、前記検
出手段が表示帰線期間中に前記メモリへのアクセスが行
われていることを示している時には、前記データバスを
構成する信号線の電圧レベルを前名己ＩＣ内部に取り込
まないようにする手段とを設けたことを特徴とする。

また、本発明は、ＤＲＡＭのデータバスが接続されたＩ
Ｃにおいて、前記ＤＲＡＭのデータバスがハイインピー
ダンス状態となる前記ＤＲＡＭのリフレッシュ期間中に
、前記データバスを構成する信号線の電圧レベルを前記
ＩＣ内部に取り込み記憶する手段を備えることを特徴と
する。

また、本発明は、表示用リフレッシュメモリあるいは文
字フォントメモリと、前記メモリのデータバスが接続さ
れ前記メモリの記憶データをり一ドあ戦はライトするＩ
Ｃと、前記データバスがハイインピーダンスとなる表示
帰線期間に前記データバスを構成する信号線を′Ｈ′あ
るいは′Ｌ′にドライブする別のＩＣを備えたことを特
徴とする。

また５本発明は、ＤＲＡＭと、前記ＤＲＡＭのデータバ
スが接続され前記Ｄ−ＲＡＭの記憶データをリードある
いはライトするＩＣと、前記データバスがハイインピー
ダンスとなる前記ＤＲＡＭのリフレッシュ期間中に前記
データバスを構成する信号線を′Ｈ′あるいは′Ｌ′に
ドライブする別のＩＣを備えたことを特徴とする。

さらに、本発明は、他の見地によれば１表示用リフレッ
シュメモリあるいは文字フォントメモリのデータバスを
、帰線期間中に、前記メモリへのデータ入出力とは別の
目的に使用するようにしたことを特徴とするものである
。

また、本発明は、ＤＲＡＭのデータバスを、前記Ｄ　Ｒ
Ａ　Ｍのリフレッシュ期間中に、前記ＤＲＡＭへのデー
タ入出力とは別の目的に使用するようにしたことを特徴
とするものである。

また、本発明は、表示用リフレッシュメモリあるいは文
字フォントメモリのデータバスが接続されたＩＣにおい
て、前記メモリへのアクセスが行われず前記データバス
がハイインピーダンス状態となる帰線期間中に、前記デ
ータバスを構成する信号線の電圧レベルを前記ＩＣ内に
取り込み記憶する手段と、前記手段によって取り込んだ
前記電圧レベルが、前回に取り込み記憶している電圧レ
ベルと異なっているかどうかを検出する手段と、前記検
出手段ｌこよる検出結果を前記ＩＣ外部に出力する手段
とを設けたことを特徴とするものである。

また、本発明は、ＤＲＡＭのデータバスが接守１売され
たＩＣにおいて、前記ＤＲＡＭのデータバスがハイイン
ピーダンス状態となる前記Ｄ　ＲＡ　Ｍのリフレッシュ
期間中に、前記データバスを構成する信号線の電圧レベ
ルを前記ＩＣ内しこ取り込み記憶する手段と、前記手段
によって取り込んだ前記電圧レベルが、前回に取り込み
記憶している電圧レベルと異なっているかどうかを検出
する手段と、前記検出手段による検出結果を前記ＩＣ外
部に出力する手段とを設けたことを特徴とするものであ
る。

また、本発明による情報処理装置は、表示帰線期間を検
出する手段と、表示帰線期間の周期ごとに、表示用リフ
レッシュメモリあるいは文字フォントメモリのデータバ
スが接続されたＩＣから前記データバスを構成する信号
線の表示帰線期間における電圧レベルを読み出す手段と
を備えたことを特徴とする。

また、本発明による情報処理装置は、一定の時間ごとに
ＣＰＵ　（中央処理装置）に対して割り込みをかけるタ
イマ割り込み手段と、前記割り込み手段によって割り込
みが発生するごとに表示用リフレッシュメモリあるいは
文字フォントメモリのデータバスが接続されたＩＣから
前記データバスを構成する信号線の表示帰線期間におけ
る電圧レベルを読み出す手段とを備えたことを特徴とす
る。

〔作用〕

表示用リフレッシュメモリあるいは文字フォントメモリ
は、表示帰線期間中にはアクセスされない場合が多く、
この際、前記メモリのデータバスは未使用状態であリハ
イインピーダンス状態となっている。また、ＤＲＡＭは
、そのリフレッシュ期間中はデータバスは未使用状態で
あリハイインピーダンス状態となっている。本発明は、
上記データバスがハイインピーダンスとなるこれらの未
使用期間に着目し、前記データバスが接続されているＩ
Ｃの入出力端子を、前記未使用期間には前記データバス
の本来の目的であるメモリとの間のデータ転送とは異な
る別の目的に使用した。これによって、前記各目的ごと
に別の入出力端子を前記ＩＣに一般けることを不要とし
、前記ＩＣの入出力端子数を削減しようとするものであ
る。

そのために、表示用リフレッシュメモリあるいは文字フ
ォントメモリのデータバスが接続されたＩＣにおいて、
前記データバスが表示帰線期間中にハイインピーダンス
となったことを検出し、前記ハイインピーダンス状態に
おける前記データバスを構成する信号線の電圧レベルを
前記ＩＣ内に取り込み記憶する。

また、ＤＲＡＭのデータバスが接続されたＩＣにおいて
、前記データバスがハイインピーダンス状態となる前記
ＤＲＡＭのリフレッシュ期間を検出し、前記ハイインピ
ーダンス状態における前記データバスを構成する信号線
の電圧レベルを前記ＩＣ内に取り込み記憶する。

一方、上述のデータバスには、前記データバスを構成す
る信号線をハイインピーダンス状態において′Ｈ′ある
いは′Ｌ′の電圧レベルとするスイッチ等が接続されて
いる。上述のＩＣは、前記スイッチが’　Ｉ−工’とな
るように設定されているか′Ｌ′となるように設定され
ているかを帰線期間ごと、あるいはリフレッシュ期間ご
とに前記データバスを構成する信号線が接続されている
入出力端子を介して検出し記憶する。

したがって、スイッチ等の設定情報を検出するための専
用入出力端子を設ける必要がなく、ＩＣの入出力端子数
が削減でき、しかも前記ＩＣがリセット状態でない動作
中でも前記設定情報の変化を検出することができる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第４図は、本発明による表示制御ＩＣ１ｃと、ＤＲＡＭ
制御ＩＣ１ｄを搭載した情報処理装置の構成図である。

３２はＣＰＵ、３３はシステムハス、３４はＣＲＴ、２
７は表示データが記憶されているリフレッシュメモリ、
２７ａは主記憶として用いるＤＲＡＭである。

第１図は本発明の一実施例における構成図である。１ｃ
は表示制御ＩＣ１２７はリフレッシュメモリであり、と
こではＤＲＡＭを用いる。１０はＩＣ１ｃのタイミング
を制御するタイミング制御ブロック、１１はリフレッシ
ュメモリ２７のデータを制御する表示データ制御ブロッ
ク、１２は本発明によるスイッチ情報検出処理ブロック
である。

３ｂ〜３ｅは出力バッファ、２ｄは人力ハノファ、５は
抵抗、６はスイッチである。

タイミング制御ブロック１０は、表示期間中にはリフレ
ッシュメモリ２７に与えるＲ　、八Ｓ　　；ｖＪ　！３
号１４およびＣＡＳ−Ｎ信号１・５をアクティブ、すな
わち′Ｌルベレとし、リフレッシュメモリ２７から表示
データの読み出しを行なう。この読み出しデータはデー
タバス２６、入力バッファ２ｄ、入力データバス１７を
通り、表示データ制御ブロック１１に入力される。表示
データ制御ブロック１１は前記読み出しデータを処理し
、ＣＲＴ３４等の表示装置へ表示データを出力する。

タイミング制御ブロック１０は、表示帰線期間において
、表示帰線期間を示すＨ８ＹＮＣ−Ｎ信号１６をアクテ
ィブレベル（’　Ｌ’　）とするとともに、リフレッシ
ュメモリ２７からの表示読み出しを停止する。従って、
表示帰線期間においては表示制御ＩＣ１ｃを制御するＣ
ＰＯ３２等からリフレッシュメモリ２７へのアクセス要
求がない限り、タイミング制御ブロック１０は、ＣＡＳ
−Ｎ信号１５をアクティブレベルとしない。

ＣＡＳ−Ｎ信号１５がアクティブでないとき、リフレッ
シュメモリ２７のデータバス２６はハイインピーダンス
となる。この時、データバス２６の電圧レベルは、低抗
５を通して′Ｈ′あるいは′Ｌ′となる。前記電圧レベ
ルはスイッチ６によって設定する。第１図において、ス
イッチ６は５Ｖ（ＩＩすな−わち前記電圧レベルを′Ｈ
′とする設定状態を示している。

一方、前記電圧レベルは、スイッチ情報検出処理ブロッ
ク１２によって検出および記憶が行われる。第３図は、
スイッチ情報検出処理ブロック１２の一回路例を示した
ものである。２０ａ。

２０ｂ、２０ｃ、２０ｄはアントゲ−１・、１９はイン
バータ、７ａ、７ｂ、７ｃはフリップフロップである。

表示帰線期間を示すＨ３ＹＮＣ−Ｎ信号１６とＣＡＳ−
Ｎ信号１５がともにアクティブ、すなわち表示帰線期間
中にリフレッシュメモリ２７のアクセスが行われた場合
に、アントゲ−１−２０ａの出力は′Ｌ′から′Ｈ′へ
と変化する。

フリップフロップ７ａはアンドゲート２ｏａの出力をク
ロック入力として、５ｖの電圧をデータ入力として用い
ているので、上記のアンドゲート２０　ａの出力の変化
によって、フリップフロップ７ａの負論理データ出力２
８は′Ｌ′となる。−方、アンドゲート２０ｂは、Ｈ８
ＹＮＣ−Ｎ信号１６がアクティブでない、すなわち表示
期間中にＣＡＳ−Ｎ信号がアクティブとなると、リフツ
ブフロップ７ａをクリアするように動作する。前記クリ
アによって、フリップフロップ７ａの負論理データ出力
２８は′Ｈ′となる。したがって、フリップフロップ７
ａの負論理データ出力２８は、リフレシュメモリ２７へ
のアクセスが表示帰線期間中に発生しなければ′Ｈ′、
発生すれば′Ｌ′となる信号である。

フリップフロップ７ｃは、Ｈ８ＹＮＣ−Ｎ信号１６を、
表示制御ＩＣＩ　ｃの動作クロック信号１８によって遅
らせ、しかも極性を反転した信号２９を作成する。アン
ドゲート２０ｃの出力信号３０は前記信号２９とＨ５Ｙ
ＮＣ−Ｎ信号１６がともに′Ｈ′のとき、すなわち、表
示帰線期間の終了時にＨ８ＹＮＣ−Ｎ信号１６が′Ｌ′
から′Ｈ′に変化したときに′Ｈ′となるパルス信号で
ある。

アンドゲート２０ｄは、リフレッシュメモリ２７へのア
クセスがなかった表示帰線期間の終了時に、′Ｈ′のパ
ルス信号を出力する。前記パルス信号は、フリップフロ
ップ７ｂのクロックとして、入力データバス１７のデー
タをフリップフロップ７ｂに記憶するために使われる。

上述のように、スイッチ情報検出処理ブロック１２は、
表示帰線期間中にリフレッメモリ２７へのアクセスがな
かった場合にリフレッシュメモリ２７のデータバス２６
の電圧レベル、すなわちスイッチ６の設定情報を取り込
み記憶するように動作する。なお１図には示してないが
、取り込み記憶した情報は、表示制御ＩＣ１ｃの動作状
態を制御する、あるいはＣＰＵ３２にスイッチ６の設定
情報を知らせるために用いられる。

本実施例では、リフレッシュメモリ２７のメモリ素子と
してＤＲＡＭを用いたが、ＳＲＡＭ等他のメモリ素子で
あってもよい。また、リフレッシュメモリ２７のデータ
バス２６のかわりに１文字フォントメモリのデータバス
を用いてもよい。

第５図は、本発明の別の実施例を示す図である。

１ｄはＤＲＡＭ制御ＩＣ１２３はＤ　ＲＡ　Ｍ制御ブロ
ック、２４はＤＲＡＭデータ制御ブロック、３ｂ、３ｃ
、３ｄ、３ｅ、３ｆは出カバソファ、２ｄは入カバソフ
ァ、７ｄ、７ｆはフリップフロップ、２２はＥＯＲゲー
ト、２７ａはＤＲＡＭ、５は抵抗、６はスイッチである
。

本実施例の第一の実施例との主な違いは、表示帰線期間
ではなく、ＤＲＡＭ２７ａのリフレッシュ期間を用いた
ことである。

ＤＲＡＭ制御ブロック２３は、ＤＲＡＭ２７ａの規格を
満足する周期で、ＤＲＡＭ２７ａのリフレッシュを行う
ように動作する。リフレッシュはＤＲＡＭ２７ａのＲＡ
Ｓ−Ｎ信号１４だけをアクティブにすることによって行
う。この際、ＤＲＡＭ２７のデータバス２６は、ハイイ
ンピーダンスとなる。また、ＤＲＡＭ制御ブロック２３
からはリフレッシュ期間中だけ′Ｌ′となる信号２１が
出力されており、フリップフロップ７ｄ、７ｆのクロッ
ク入力端子に接続されている。

従って、フリップフロップ７ｄ、７ｆはリフレッシュ期
間の終了時にデータをラッチするように動作する。リフ
レッシュ期間において、データバス２６はハイインピー
ダンスとなっているので、入力データバス１７の電圧レ
ベルは、スイッチ６が５ｖ側に設定されているか、０■
側に設定されているかによってｔ　Ｈｔまたは′Ｌ′と
なる。前記電圧レベルは、リフレッシュ期間終了時にフ
リップフロップ７ｄにスイッチ６の設定情報として記憶
される。この様に記憶された情報は、第一の実施例と同
様、ＤＲＡＭ制御ＩＣ１ｄの動作状態を制御する、ある
いはＣＰＵ３２にスイッチ６の設定情報を知らせるため
に用いられる。

本実施例ではさらに、スイッチ６の設定状態が変化した
ことを検出する機態が付加されている。

前回のリフレッシュ期間に記憶したスイッチ６の設定情
報３１と、今回のリフレッシュ期間におけるスイッチ６
の設定情報を示している入力データバス１７とを、ＦＯ
Ｒゲート２２によって比較する。ＦＯＲゲート２２は、
前記比較の結果、−Ｍしている場合には′Ｌ′を、一致
していない場合には′Ｈ′を出力する。前記ＥＯＲゲー
ト２２の出力は、リフレッシュ期間の終了時にフリップ
フロップ７ｆに記憶される。フリップフロップ７ｆの出
力は、出力バッファ３ｆを通してＤＲＡＭ制御ＩＣ１ｄ
の外部にも出力される。前記出力を例えばＣＰＵ３２の
割り込み入力端子に接続しておけば、スイッチ６の設定
状態の変化を容易にＣＰＵが認識することができる。本
実施例における、スイッチ６の設定状態変化検出機能は
、第一の実施例にも容易に付加することができる。

また、第一あるいは第二の実施例を含む情報処理装置に
おいて、スイッチ６の設定状態の変化は、ＣＰＵ３２か
ら一定時間ごとに、前記ＩＣの記憶しているスイッチ６
の設定状態を読み出すことによっても検出することがで
きる。前記一定時間をＣＰＵ３２が知る手段としては、
ＣＰＵ３２に対するタイマ割り込み等が利用できる。ま
た、第一の実施例を含む情報処理装置においては、水平
あるいは垂直帰線期間ごとに、ＩＣ１ｃからＣＰＵ３２
に対して割り込みを発生させ、前記割り込みに対応して
ＣＰＵ３２がＩＣＩ　ｃに記憶されているスイッチ６の
設定状態を読み出すことによっても、スイッチ６の設定
状態の変化を検出することもできる。

以上述べた実施例では、抵抗５とスイッチ６を介してハ
イインピーダンス時のデータバス２６を′Ｈ′あるいは
′Ｌ′の電圧レベルとしたが、抵抗５は、ＩＣに置き換
えることもできる。第６図は、第２の実施例の抵抗５を
スリーステートゲートＩＣ２５に置き換えた例を示す。

２１はＩＣ２５のイネーブル信号であり、リフレッシュ
期間に′Ｌ′となる信号である。ＩＣ２５はリフレッシ
ュ期間以外はデータバス２６をドライブしないが、リフ
レッシュ期間はスイッチ６の設定に従い、データバス２
６の電圧レベルを′Ｈ′あるいは′Ｌ′にドライブする
。この方法の優れた点は、抵抗５によってデータバス２
６の電圧レベルを′Ｈ′あるいは′Ｌ′とする場合に比
べて非常に短い時間で前記電圧レベルに達することがで
きることである。この方法は、ＩＣ２５のイネーブル信
号２１として、表示帰線期間でしかもリフレッシュメモ
リがアクセスされていない時にｔ　Ｌ　ｔとなる信号を
用いることによって、第１の実施例にも適用することが
できる。

以上述べた実施例において、データバス２６を構成する
信号線は１本だけ図示したが、実際には何本であっても
よい。またスイッチ６は、トランジスタやＩＣ等による
電気的なスイッチであってもよいし、機械的なスイッチ
であってもよい。

〔発明の効果〕

以上述べたように、本発明によれば、リフレッシュメモ
リや文字フォントメモリのデータバス、あるいはＤＲＡ
Ｍのデータバスが接続されているＩＣにおいて、前記デ
ータバス用の入出力端子とスイッチ等の設定情報を入力
するための入出力端子とを共用できるので、前記ＩＣの
入出力端子数が削減でき、前記ＩＣのパッケージや、前
記ＩＣを搭載した情報処理装置を小型化できるという効
果がある。また、本発明においては、前記ＩＣに対する
リセットが解除され、前記ＩＣが動作を行っている際に
も容易に前記スイッチ等の設定状態の変化を検出するこ
とができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例ににおけるＩＣとその周辺回
路の構成図、第２図は従来例におけるＩＣとその周辺回
路の構成図、第３図は第１図のスイッチ情報検品処理ブ
ロックの一回路例を示す回路図、第４図は本発明を用い
た情報処理装置の構成図、第５図は、本発明の第２の実
施例におけるＩＣとその周辺回路の構成図、第６回はさ
らに他の実施例における構成図である。 １ｃ・・・表示制御ＩＣ。 ２７・・・リフレッシュメモリ。 ３８〜３ｆ・・・入力バッファ。 ２８〜２ｄ・・・入力バッファ。 １ｄ＝−ＤＲＡＭ制御ＩＣ，２７ａ−ＤＲＡＭ。 晃２　に 共１Ｖ ガ ２７Ｉ２ 第３ 囚

Claims (1)

1. 【特許請求の範囲】 １、ＩＣ（集積回路）に接続された信号線を、それがハ
   イインピーダンス状態にないときは、該信号線を介して
   、動作状態にある前記ＩＣに外部から信号を入力するの
   に用い、前記信号線がハイインピーダンス状態にあると
   きは、リセット状態にある前記ＩＣに、該信号線の信号
   線電圧を該信号線を介して取り込むのに用い、このよう
   に同一の信号線を異なる目的に使い分けることにより、
   本来必要とする信号数を減らして入出力端子数を削減す
   るＩＣの入出力端子数削減方式において、 ＩＣに接続された信号線がハイインピーダンス状態にあ
   るときは、前記ＩＣがリセット状態になくても、前記信
   号線の信号線電圧を該信号線を介して取り込む手段を具
   備したことを特徴とするＩＣの入出力端子数削減方式。 ２、表示用リフレッシュメモリ或いは文字フォントメモ
   リのデータバスを接続されたＩＣにおいて、前記メモリ
   へのアクセスが行われず、前記データバスがハイインピ
   ーダンス状態となる表示帰線期間に、前記データバスを
   構成する信号線の電圧レベルを前記ＩＣ内部に取り込み
   記憶する手段を備え、ＩＣに接続された前記信号線を、
   データ入出力用と電圧レベル取り込み用の両目的に用い
   ることにより、本来必要とする信号線数を減らして入出
   力端子数を削減したことを特徴とするＩＣの入出力端子
   数削減方式。 ３、表示用リフレッシュメモリあるいは文字フォントメ
   モリのデータバスが接続されたＩＣにおいて、表示帰線
   期間中に前記メモリへのアクセスが行われたかどうかを
   検出する手段と、前記検出手段が表示帰線期間中に前記
   メモリへのアクセスが行われていないことを示している
   時には、前記データバスを構成する信号線の電圧レベル
   を前記ＩＣ内部に取り込み記憶し、前記検出手段が表示
   帰線期間中に前記メモリへのアクセスが行われているこ
   とを示している時には、前記データバスを構成する信号
   線の電圧レベルを前記ＩＣ内部に取り込まないようにす
   る手段を備え、ＩＣに接続された前記信号線を、データ
   入出力用と電圧レベル取り込み用の両目的に用いること
   により、本来必要とする信号線数を減らして入出力端子
   数を削減したことを特徴とするＩＣの入出力端子数削減
   方式。 ４、ＤＲＡＭのデータバスが接続されたＩＣにおいて、
   前記ＤＲＡＭのデータバスがハイインピーダンス状態と
   なる前記ＤＲＡＭのリフレッシュ期間中に、前記データ
   バスを構成する信号線の電圧レベルを前記ＩＣ内部に取
   り込み記憶する手段を備え、ＩＣに接続された前記信号
   線を、データ入出力用と電圧レベル取り込み用の両目的
   に用いることにより、本来必要とする信号線数を減らし
   て入出力端子数を削減したことを特徴とするＩＣの入出
   力端子数削減方式。 ５、表示用リフレッシュメモリあるいは文字フォントメ
   モリと、前記メモリのデータバスが接続され前記メモリ
   の記憶データをリードあるいはライトするＩＣと、前記
   データバスがハイインピーダンスとなる表示帰線期間に
   前記データバスを構成する信号線を′Ｈ′あるいは′Ｌ
   ′にドライブして′Ｈ′あるいは′Ｌ′の状態を前記Ｉ
   Ｃに取り込ませるようにして前記ＩＣの所要の入出力端
   子数を削減する別のＩＣと、から成ることを特徴とする
   情報処理装置。 ６、ＤＲＡＭと、前記ＤＲＡＭのデータバスが接続され
   前記ＤＲＡＭの記憶データをリードあるいはライトする
   ＩＣと、前記データバスがハイインピーダンスとなる前
   記ＤＲＡＭのリフレッシュ期間中に前記データバスを構
   成する信号線を′Ｈ′あるいは′Ｌ′にドライブして′
   Ｈ′あるいは′Ｌ′の状態を前記ＩＣに取り込ませるよ
   うにして前記ＩＣの所要の入出力端子数を削減する別の
   ＩＣとから成ることを特徴とする情報処理装置。 ７、表示用リフレッシュメモリあるいは文字フォントメ
   モリのデータバスを、帰線期間中に、前記メモリへのデ
   ータ入出力とは別の目的に使用するようにして所要の入
   出力端子数の削減を図ることを特徴とする入出力端子数
   削減方式。 ８、ＤＲＡＭのデータバスを、前記ＤＲＡＭのリフレッ
   シュ期間中に、前記ＤＲＡＭへのデータ入出力とは別の
   目的に使用するようにして所要の入出力端子数の削減を
   図ることを特徴とする入出力端子数削減方式。 ９、表示用リフレッシュメモリあるいは文字フォントメ
   モリのデータバスが接続されたＩＣにおいて、前記メモ
   リへのアクセスが行われず前記データバスがハイインピ
   ーダンス状態となる帰線期間に、前記データバスを構成
   する信号線の電圧レベルを前記ＩＣ内に取り込み記憶す
   るようにして所要の入出力端子数の削減を図る手段と、
   前記手段によって取り込んだ前記電圧レベルが、前回に
   取り込み記憶している電圧レベルと異なっているかどう
   かを検出する手段と、前記検出手段による検出結果を前
   記ＩＣ外部に出力する手段とを設けたことを特徴とする
   ＩＣの入出力端子数削減方式。 １０、ＤＲＡＭのデータバスが接続されたＩＣにおいて
   、前記ＤＲＡＭのデータバスがハイインピーダンス状態
   となる前記ＤＲＡＭのリフレッシュ期間中に、前記デー
   タバスを構成する信号線の電圧レベルを前記ＩＣ内に取
   り込み記憶するようにして所要の入出力端子数の削減を
   図る手段と、前記手段によって取り込んだ前記電圧レベ
   ルが、前回に取り込み記憶している電圧レベルと異なっ
   ているかどうかを検出する手段と、前記検出手段による
   検出結果を前記ＩＣ外部に出力する手段とを設けたこと
   を特徴とするＩＣの入出力端子数削減方式。 １１、表示帰線期間を検出する手段と、表示帰線期間の
   周期ごとに、表示用リフレッシュメモリあるいは文字フ
   ォントメモリのデータバスが接続されたＩＣから前記デ
   ータバスを構成する信号線の表示帰線期間における電圧
   レベルを読み出して所要の入出力端子数の削減を図る手
   段とから成ることを特徴とする情報処理装置。 １２、一定の時間ごとにＣＰＵ（中央処理装置）に対し
   て割り込みをかけるタイマ割り込み手段と、前記割り込
   み手段によって割り込みが発生するごとに表示用リフレ
   ッシュメモリあるいは文字フォントメモリのデータバス
   が接続されたＩＣから前記データバスを構成する信号線
   の表示帰線期間における電圧レベルを読み出して所要の
   入出力端子数の削減を図る手段と、から成ることを特徴
   とする情報処理装置。