JPH03129742A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、集積回路の高密度化および高速化に好適な
電界効果トランジスタ（ＦＥＴ） 、特にＭＯＳＦＥＴ
およびその製造方法ｊこ関する。
電界効果トランジスタ（ＦＥＴ） 、特にＭＯＳＦＥＴ
およびその製造方法ｊこ関する。
（従来の技術）
先ず、従来周知のＭＯＳＦＥＴの構造につき簡単に説明
する。
する。
第２図は、従来のＭＯＳＦＥＴの構造の典型例をチャネ
ル長方向に沿いかつ基板面に直交する断面で概略的に示
した図である。このＭＯＳＦＥＴは、周知の通り、ある
導電型のシリコン基板１０にフィールド酸化膜１２とそ
の領域内の酸化膜１４とを熱酸化により形成し、この酸
化膜１４上にＣＶＤ法でゲート電極金属を全面被覆した
後、ホトリソエツチング技術を用いてゲート電極金属を
バターニングしてゲート電極１６を形成している。この
ゲート電極］６の下側の酸化膜は周知の通りゲート酸化
膜１８となる。このゲート電極１６をマスクとして適当
な不純物のイオン注入を行い、その後、注入された不純
物イオンの熱拡散を行って第一および第二主電極領域（
ンース・ドレイン領域）２０および２２を形成しでいる
。そしで、酸化膜１４（中間総締ＷＡＩＦｒ設けた場合
には、この中間絶縁ＩＩＩを含む）にコンタクトホール
を開けて第一および第二主電極（ソースおよびトレイン
電極）２４および２日を形成している。
ル長方向に沿いかつ基板面に直交する断面で概略的に示
した図である。このＭＯＳＦＥＴは、周知の通り、ある
導電型のシリコン基板１０にフィールド酸化膜１２とそ
の領域内の酸化膜１４とを熱酸化により形成し、この酸
化膜１４上にＣＶＤ法でゲート電極金属を全面被覆した
後、ホトリソエツチング技術を用いてゲート電極金属を
バターニングしてゲート電極１６を形成している。この
ゲート電極］６の下側の酸化膜は周知の通りゲート酸化
膜１８となる。このゲート電極１６をマスクとして適当
な不純物のイオン注入を行い、その後、注入された不純
物イオンの熱拡散を行って第一および第二主電極領域（
ンース・ドレイン領域）２０および２２を形成しでいる
。そしで、酸化膜１４（中間総締ＷＡＩＦｒ設けた場合
には、この中間絶縁ＩＩＩを含む）にコンタクトホール
を開けて第一および第二主電極（ソースおよびトレイン
電極）２４および２日を形成している。
（発明が解決しようとする課題）
しかし、このように形成されたＦＥＴの従来構成である
と、集積回路の高集積化および高速化に伴ってゲート長
が短くなるため、特に下記のような問題が生ずる。
と、集積回路の高集積化および高速化に伴ってゲート長
が短くなるため、特に下記のような問題が生ずる。
第一の問題は、短チヤネル効果が起りやすいこと、
第二の問題は、バンチスルーが起りやすいこと、および
第三の問題は、第一および第二主電極領域とシリコン基
板との間の撞合部での接合容量は小さくなるが、それに
もかかわらず素子特性への影響は大きくなること。
板との間の撞合部での接合容量は小さくなるが、それに
もかかわらず素子特性への影響は大きくなること。
第一および第二の問題の解決を図るためには、半導体素
子構造をＬＤＤ（Ｌｉ９ｈｔｌｙＤｏｐｅｄ Ｄｒａ
ｉｎ−Ｓｏｕｒｃｅ）構造とする方法もあるが、ＬＤＤ
構造であると、主電極領域（ソース・ドレイン領域）の
抵抗が高くなってしまう、また、上述した３つの問題点
の解決と主電極領域の低抵抗化を図るためには、素子作
成上、寸法制御がむずかしい。
子構造をＬＤＤ（Ｌｉ９ｈｔｌｙＤｏｐｅｄ Ｄｒａ
ｉｎ−Ｓｏｕｒｃｅ）構造とする方法もあるが、ＬＤＤ
構造であると、主電極領域（ソース・ドレイン領域）の
抵抗が高くなってしまう、また、上述した３つの問題点
の解決と主電極領域の低抵抗化を図るためには、素子作
成上、寸法制御がむずかしい。
上述した第三の問題点の解決を図る方法としで、ＳＯＩ
（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎＩｎｓｕｌａｔ
ｏｒ）構造が提案されているが、この構造であると、接
合容量を低減させることは出来るが、現在のところ、Ｓ
○工構造を作成するのが困難である。
（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎＩｎｓｕｌａｔ
ｏｒ）構造が提案されているが、この構造であると、接
合容量を低減させることは出来るが、現在のところ、Ｓ
○工構造を作成するのが困難である。
この発明の目的は、上述した短チヤネル効果およびバン
チスルーの発生を出来るだけ押え、接合容量が素子特性
に及ぼす影ｗＩヲ出来るだけ低減させることが出来、し
かも、主電極領域の低抵抗化が図れる構造の電界効果ト
ランジスタおよびその製造方法を提供することにある。
チスルーの発生を出来るだけ押え、接合容量が素子特性
に及ぼす影ｗＩヲ出来るだけ低減させることが出来、し
かも、主電極領域の低抵抗化が図れる構造の電界効果ト
ランジスタおよびその製造方法を提供することにある。
（発明を解決するための手段および作用）この目的の達
成を図るため、この発明の電界効果トランジスタは、 チャネルが形成される凸部を有する下地と、下側絶縁層
と、第一および第二主電極領域と、上側絶縁層と、ゲー
ト電極と、ゲート絶縁膜と、第一および第二主電極とを
具え、 前記下側絶縁層は、下地上に凸部の周辺を実質的に埋込
むように設けであり、 前記第一主電極領域は、チャネル長方向における前記凸
部の一方の側におよび前記第二主電極領域は前記凸部の
他方の側にそれぞれ設けられでいて、かつ、前記第一お
よび第二主電極領域はチャネル幅方向の全幅にわたって
この凸部の一部とそれぞれ接触しでおり、 前記上側絶縁層は、前記第一および第二主電極領域をそ
れぞれ覆い、がっ、前記下側絶縁層と協同して第一およ
び第二主電極領域を実質的に画威しでおり、 前記ゲート電極は前記凸部上に前記ゲート絶縁膜を介し
て設けてあり、 前記第一および第二電極は、前記上側絶縁層に設けたコ
ンタクトホールを経て前記第一および第二主電極領域と
接触するようにそれぞれ設けてある ことを特徴とする。
成を図るため、この発明の電界効果トランジスタは、 チャネルが形成される凸部を有する下地と、下側絶縁層
と、第一および第二主電極領域と、上側絶縁層と、ゲー
ト電極と、ゲート絶縁膜と、第一および第二主電極とを
具え、 前記下側絶縁層は、下地上に凸部の周辺を実質的に埋込
むように設けであり、 前記第一主電極領域は、チャネル長方向における前記凸
部の一方の側におよび前記第二主電極領域は前記凸部の
他方の側にそれぞれ設けられでいて、かつ、前記第一お
よび第二主電極領域はチャネル幅方向の全幅にわたって
この凸部の一部とそれぞれ接触しでおり、 前記上側絶縁層は、前記第一および第二主電極領域をそ
れぞれ覆い、がっ、前記下側絶縁層と協同して第一およ
び第二主電極領域を実質的に画威しでおり、 前記ゲート電極は前記凸部上に前記ゲート絶縁膜を介し
て設けてあり、 前記第一および第二電極は、前記上側絶縁層に設けたコ
ンタクトホールを経て前記第一および第二主電極領域と
接触するようにそれぞれ設けてある ことを特徴とする。
上述したこの発明の電界効果トランジスタ（以下、単に
素子と称する場合がある）構造であると、下地は、チャ
ネルが形成される凸部を有しでおり、この凸部の上側に
ゲート電極を具えている。そしで、下地上の、凸部の周
辺領域に下側絶縁層が設けてある。その上側の、チャネ
ル長方向における凸部の両側に第一および第二主電極領
域がそれぞれ位置する。これら主電極領域の一部分が凸
部とチャネル幅方向に沿ってそれぞれ接合する。
素子と称する場合がある）構造であると、下地は、チャ
ネルが形成される凸部を有しでおり、この凸部の上側に
ゲート電極を具えている。そしで、下地上の、凸部の周
辺領域に下側絶縁層が設けてある。その上側の、チャネ
ル長方向における凸部の両側に第一および第二主電極領
域がそれぞれ位置する。これら主電極領域の一部分が凸
部とチャネル幅方向に沿ってそれぞれ接合する。
従って、この発明の素子構造であると、■主電極領域の
下側は下側絶縁層と接触しでおり、また、下層絶縁層と
凸部との接触類１ｖＵを大きくとることによって、主電
極領域と凸部との接合面積を小ざくすることが出来るの
で、主電極領域と下地との接合容量を小さくすることが
出来る。
下側は下側絶縁層と接触しでおり、また、下層絶縁層と
凸部との接触類１ｖＵを大きくとることによって、主電
極領域と凸部との接合面積を小ざくすることが出来るの
で、主電極領域と下地との接合容量を小さくすることが
出来る。
このため、電流駆動能力が大幅に向上する。
■また、主電極領域と凸部の接合面積の大きさに依らず
、主電極領域の層厚を大きくとることが出来るので、主
電極領域の低抵抗化を図ることが出来る。
、主電極領域の層厚を大きくとることが出来るので、主
電極領域の低抵抗化を図ることが出来る。
■本構造は主電極領域にポリシリコンを用いている。そ
しで、ポリシリコン中の不純物の拡散は単結晶シリコン
中よりも十分に速い、このため、製造工程中に、主電極
領域の低抵抗化のための不純物拡散を行っても、この拡
散にともなうゲート電極下側への不純物の拡散はほとん
ど起らない。
しで、ポリシリコン中の不純物の拡散は単結晶シリコン
中よりも十分に速い、このため、製造工程中に、主電極
領域の低抵抗化のための不純物拡散を行っても、この拡
散にともなうゲート電極下側への不純物の拡散はほとん
ど起らない。
また、本構造では上述したように主電極領域と凸部との
接合面積は小さい、それゆえ、結果として得られる構造
はゲート電極下側の不純物の拡散層が非常に短いものと
なる。
接合面積は小さい、それゆえ、結果として得られる構造
はゲート電極下側の不純物の拡散層が非常に短いものと
なる。
従って、本構造は短チヤネル効果およびバンチスルーの
発生を効果的に抑制できる。
発生を効果的に抑制できる。
■また本構造によると、主電極領域は、下地基板とはチ
ャネルの近傍で接することになるため、基板側での電気
的な素子間距離は従来の構造とは異なり、主電極領域の
大きざにはよらず、主に凸部の間隔および高さによって
決まる。従って、従来の構造より、素子分離のための距
離が平面的には短くできる。また絶縁領域上に主電極領
域を形成しているため、ｌｌＩ接素子との主電極領域同
志の絶縁も基板側の素子分離とは独立に、かつ、簡単に
行うことができる。
ャネルの近傍で接することになるため、基板側での電気
的な素子間距離は従来の構造とは異なり、主電極領域の
大きざにはよらず、主に凸部の間隔および高さによって
決まる。従って、従来の構造より、素子分離のための距
離が平面的には短くできる。また絶縁領域上に主電極領
域を形成しているため、ｌｌＩ接素子との主電極領域同
志の絶縁も基板側の素子分離とは独立に、かつ、簡単に
行うことができる。
以上により本構造では、分離領域を含めた素子形成領域
が小古くなり、回路の高集積化に有効であり、素子分離
が容易であり、特にＣＭＯＳ構造を形成した場合、ラッ
チアップ等の素子分離不良に伴う回路特性への影響を容
易に除去でき、回路の高性能化に非常に適している。
が小古くなり、回路の高集積化に有効であり、素子分離
が容易であり、特にＣＭＯＳ構造を形成した場合、ラッ
チアップ等の素子分離不良に伴う回路特性への影響を容
易に除去でき、回路の高性能化に非常に適している。
尚、平面的にみた素子占有面積の大きさにかかわらず、
凸部の高さは、設計に応じて任意に設定でき、その結果
、縦方向の分離幅を自由に設定できる。しかし、好まし
くは、この高さを高くするのが良い。
凸部の高さは、設計に応じて任意に設定でき、その結果
、縦方向の分離幅を自由に設定できる。しかし、好まし
くは、この高さを高くするのが良い。
この発明の実施に当り、馬主電極領域は下地凸部の側面
およびまたは上面とチャネル幅方向には凸部の全長にわ
たり接触させるが、チャネル幅と直交する方向において
は、接触幅を設計に応じで設定することが出来る。また
、接触位置も設計に応じて定めることが出来る。
およびまたは上面とチャネル幅方向には凸部の全長にわ
たり接触させるが、チャネル幅と直交する方向において
は、接触幅を設計に応じで設定することが出来る。また
、接触位置も設計に応じて定めることが出来る。
しかし、この発明の実施に当り、好ましくは、第一およ
び第二主電極領域は、凸部の上端縁近傍に接触しており
、その接触の面積は、接触抵抗が当該電界効果トランジ
スタの動作特性に影ｌｉｔを及ぼさすい程度の狭い面積
とするのが良い。このようにすると、素子特性に悪影響
を及ぼさずに、接合面積を小さく出来るという利点があ
る。
び第二主電極領域は、凸部の上端縁近傍に接触しており
、その接触の面積は、接触抵抗が当該電界効果トランジ
スタの動作特性に影ｌｉｔを及ぼさすい程度の狭い面積
とするのが良い。このようにすると、素子特性に悪影響
を及ぼさずに、接合面積を小さく出来るという利点があ
る。
従って、例えば、前記第一および第二主電極領域を、前
記凸部の上端縁と前記凸部の側面で接触古せでも良い。
記凸部の上端縁と前記凸部の側面で接触古せでも良い。
また、前記第一および第二主電極類１ｖｉを、前記凸部
の上端縁と前記凸部の上面で接触させても良い。
の上端縁と前記凸部の上面で接触させても良い。
或いはまた、前記第一および第二主電極領域を、前記凸
部の上端縁と前記凸部の側面および上面で接触させても
良い。
部の上端縁と前記凸部の側面および上面で接触させても
良い。
ざらに、この発明の実施に当り、好ましくは、前記第一
および第二主電極領域の基材をポリシリコンとするのが
良い。このようにすれば、ポリシリコンの熱酸化処理に
よって、電気的素子分離のためのシリコン酸化膜を含む
上側絶縁層部分を形成すると同時に、下地面上での主電
極領域の拡がり範囲（従って、アクティブ領域）と層厚
を画成出来るという利点がある。
および第二主電極領域の基材をポリシリコンとするのが
良い。このようにすれば、ポリシリコンの熱酸化処理に
よって、電気的素子分離のためのシリコン酸化膜を含む
上側絶縁層部分を形成すると同時に、下地面上での主電
極領域の拡がり範囲（従って、アクティブ領域）と層厚
を画成出来るという利点がある。
或いはまた、好ましくは、ポリシリコン層上に酸化防止
膜パターンを設け、露出したポリシリコンを酸化させて
電気的素子分離のためのシリコン酸化膜を形成し、これ
を上側絶縁層の一部分として形成しても良い。この場合
には、下地面上での主電極領域の拡がり範囲（従って、
アクティブ領域）を画成出来るが、層厚は最初のポリシ
リコン層の層厚で実質的に決まる。
膜パターンを設け、露出したポリシリコンを酸化させて
電気的素子分離のためのシリコン酸化膜を形成し、これ
を上側絶縁層の一部分として形成しても良い。この場合
には、下地面上での主電極領域の拡がり範囲（従って、
アクティブ領域）を画成出来るが、層厚は最初のポリシ
リコン層の層厚で実質的に決まる。
さらに、この発明の好適実施例によれば、下側絶縁層；
！：ＰＳＧ（Ｐｈｏｓｐｈｏ−３ｉｌｉｃａｔｅ−Ｇｌ
ａｓｓ）、ＢＰＳＧ（ポロンを含むＰＳＧ）またはＳｉ
Ｏ２のいずれかで形成することも出来る。下側絶縁層を
ＰＳＧ或いはＢＰＳＧで形成する場合には、その熱フロ
ーを利用してその下地上での膜厚、特に凸部と接触する
部分の膜厚を決めることが出来る。従って、この接触部
分の膜厚を調整することにより、その上側のポリシリコ
ンからなる主電極領域と凸部との接触面積を設計に応し
て調整することか出来る利点がある。
！：ＰＳＧ（Ｐｈｏｓｐｈｏ−３ｉｌｉｃａｔｅ−Ｇｌ
ａｓｓ）、ＢＰＳＧ（ポロンを含むＰＳＧ）またはＳｉ
Ｏ２のいずれかで形成することも出来る。下側絶縁層を
ＰＳＧ或いはＢＰＳＧで形成する場合には、その熱フロ
ーを利用してその下地上での膜厚、特に凸部と接触する
部分の膜厚を決めることが出来る。従って、この接触部
分の膜厚を調整することにより、その上側のポリシリコ
ンからなる主電極領域と凸部との接触面積を設計に応し
て調整することか出来る利点がある。
また、下側絶縁層をＳｉＯ２を含有する材料で形成する
場合には、ＣＶＤ法とエッチバック技術という簡単な技
術によって、凸部との接触部分の膜厚を調整することか
出来ると共に、主電極領域と凸部との接触面積を調整す
ることが出来る利点がある。
場合には、ＣＶＤ法とエッチバック技術という簡単な技
術によって、凸部との接触部分の膜厚を調整することか
出来ると共に、主電極領域と凸部との接触面積を調整す
ることが出来る利点がある。
この発明の電界効果トランジスタの第一の製造方法によ
れば、 下地の上面にダミー膜パターンを形成する第１工程と、 該ダミー膜パターンをマスクとして用いて下地をエツチ
ングしてチャネル領域用の凸部を形成する第２工程と、 前記下地上であって該凸部の周囲に、該凸部の側面と接
触する下側絶縁層を形成する第３工程と、 ポリシリコンのエッチバック技術を用いて、前記下側絶
縁層の全面上に、前記凸部と部分的に接触しかつ前記ダ
ミー膜パターンの上面と同し高さに達するポリシリコン
層を、形成する第４工程と、 該ポリシリコンを熱酸化して前記第一および第二主電極
領域を画成すると共に、上側総締層を構成する熱酸化膜
を形成する第５工程と、前記ダミー膜パターンを除去し
て前記凸部の上面を露出する第６工程と、 該凸部の上面にゲート絶縁層を形成する第７工程と、 該ゲート絶縁膜上にゲート電極を形成する第８工程と、 前記上側結縛膜にコンタクトホールを形成する第９工程
と、 該コンタクトホールを経て前記第一および第二主電極領
域に接触する第一主電極および第二主電極をそれぞれ形
成する第１０工程と を含むことを特徴とする。
れば、 下地の上面にダミー膜パターンを形成する第１工程と、 該ダミー膜パターンをマスクとして用いて下地をエツチ
ングしてチャネル領域用の凸部を形成する第２工程と、 前記下地上であって該凸部の周囲に、該凸部の側面と接
触する下側絶縁層を形成する第３工程と、 ポリシリコンのエッチバック技術を用いて、前記下側絶
縁層の全面上に、前記凸部と部分的に接触しかつ前記ダ
ミー膜パターンの上面と同し高さに達するポリシリコン
層を、形成する第４工程と、 該ポリシリコンを熱酸化して前記第一および第二主電極
領域を画成すると共に、上側総締層を構成する熱酸化膜
を形成する第５工程と、前記ダミー膜パターンを除去し
て前記凸部の上面を露出する第６工程と、 該凸部の上面にゲート絶縁層を形成する第７工程と、 該ゲート絶縁膜上にゲート電極を形成する第８工程と、 前記上側結縛膜にコンタクトホールを形成する第９工程
と、 該コンタクトホールを経て前記第一および第二主電極領
域に接触する第一主電極および第二主電極をそれぞれ形
成する第１０工程と を含むことを特徴とする。
この発明の第一の製法によれば、最初にダミー膜パター
ンを設けて、これをマスクとして下地凸部を形威し、こ
の凸部の上面にゲート電極を、この凸部に対し自己整合
的に、形成出来る。従って、ゲート電極とチャネルが形
成されるべき下地凸部と間での大きさや位置のずれに起
因した素子特性の劣化を最小限度に抑えることが可能と
なる。
ンを設けて、これをマスクとして下地凸部を形威し、こ
の凸部の上面にゲート電極を、この凸部に対し自己整合
的に、形成出来る。従って、ゲート電極とチャネルが形
成されるべき下地凸部と間での大きさや位置のずれに起
因した素子特性の劣化を最小限度に抑えることが可能と
なる。
また、この製法によれば、下地凸部の形成後、下地の凸
部周辺に下側絶縁層を設け、その上側にポリシリコン層
を設けた後、このポリシリコン層の熱酸化を行って主電
極形成領域と、上側結縛層を構成するシリコン酸化膜と
を同時に形成しでいる。このため、このシリコン酸化膜
が下側絶縁層にまで達してつながって、熱酸化されずに
残存したポリシリコン領域を主電極領域とすることが出
来る。よって、従来のように素子分離のためのフィール
ド酸化膜を下地に最初から作り込んでおかなくても、こ
のポリシリコン層の熱酸化処理によって、素子分離と主
電極領域の同時形成が達成出来る。また、この素子分離
のための上側結締層部分の領域を狭くすることが出来る
ので、従来よりも集積回路の高集積化が図れる。凸部の
高さを適当にとることによって縦方向の素子弁Ｍ８採る
ことができるので、集積回路の高密度化を図れる。
部周辺に下側絶縁層を設け、その上側にポリシリコン層
を設けた後、このポリシリコン層の熱酸化を行って主電
極形成領域と、上側結縛層を構成するシリコン酸化膜と
を同時に形成しでいる。このため、このシリコン酸化膜
が下側絶縁層にまで達してつながって、熱酸化されずに
残存したポリシリコン領域を主電極領域とすることが出
来る。よって、従来のように素子分離のためのフィール
ド酸化膜を下地に最初から作り込んでおかなくても、こ
のポリシリコン層の熱酸化処理によって、素子分離と主
電極領域の同時形成が達成出来る。また、この素子分離
のための上側結締層部分の領域を狭くすることが出来る
ので、従来よりも集積回路の高集積化が図れる。凸部の
高さを適当にとることによって縦方向の素子弁Ｍ８採る
ことができるので、集積回路の高密度化を図れる。
また、主電極領域はポリシリコンを用いているのでポリ
シリコン中の不純物拡散速度が単結晶シリコン中よりも
早いことを利用すれば、主電極領域の低抵抗化は、イオ
ン注入と熱拡散によって容易に行える。特に、この低抵
抗化を、配線用のコンタクトホールの開口後に行うと効
果的である。
シリコン中の不純物拡散速度が単結晶シリコン中よりも
早いことを利用すれば、主電極領域の低抵抗化は、イオ
ン注入と熱拡散によって容易に行える。特に、この低抵
抗化を、配線用のコンタクトホールの開口後に行うと効
果的である。
ざらに、このように主電極領域がポリシリコンであり、
かつ、不純物拡散を配線形成直前に行えると、主電極９
Ｊｉｔａからゲート電極の下側への不要な不純物の拡散
を最小限に押えることができる。
かつ、不純物拡散を配線形成直前に行えると、主電極９
Ｊｉｔａからゲート電極の下側への不要な不純物の拡散
を最小限に押えることができる。
従って、短チヤネル効果とパンチスルーの抑制（ご非常
に効果が期待できる。
に効果が期待できる。
この第一の製造方法を用いて第１構造のＦＥＴを作成す
るに当り、好ましくは、 前記第５工程は、 前記チャネル領域のチャネル長方向における芹記凸部の
一方の側に第一主電極領域および他方Ｃ側に第二主電極
領域をそれぞれ予備的に画成すこために、これら主電極
以外のポリシリコン層を１の膜厚の一部分にわたりエツ
チングする工程と、該エツチングにより残存したポリシ
リコン層々熱酸化する工程と を含むのが良い。
るに当り、好ましくは、 前記第５工程は、 前記チャネル領域のチャネル長方向における芹記凸部の
一方の側に第一主電極領域および他方Ｃ側に第二主電極
領域をそれぞれ予備的に画成すこために、これら主電極
以外のポリシリコン層を１の膜厚の一部分にわたりエツ
チングする工程と、該エツチングにより残存したポリシ
リコン層々熱酸化する工程と を含むのが良い。
このようにすれば、ポリシリコン層を熱酸化したとき、
主電極領域を形成すべきポリシリコン９域を残存させる
と同時に、素子分離領域としてイユする上側絶縁層部分
を下層絶縁層とつなげることが出来る。
主電極領域を形成すべきポリシリコン９域を残存させる
と同時に、素子分離領域としてイユする上側絶縁層部分
を下層絶縁層とつなげることが出来る。
ざらに、この第一の製造方法を用いて第１構ヨのＦＥＴ
を作成するに当り、好ましくは、前記第３工程は、 前記凸部を含む下地上にＰＳＧまたはＢＰＳＧ膜を形成
する工程と、 形成されたＰＳＧ膜またはＢＰＳＧ膜を加熱フローさせ
て整形する工程と、 整形済みのＰＳＧＩＩ！またはＢＰＳＧ膜モウエットエ
ッチングする工程と を含むのが良い。
を作成するに当り、好ましくは、前記第３工程は、 前記凸部を含む下地上にＰＳＧまたはＢＰＳＧ膜を形成
する工程と、 形成されたＰＳＧ膜またはＢＰＳＧ膜を加熱フローさせ
て整形する工程と、 整形済みのＰＳＧＩＩ！またはＢＰＳＧ膜モウエットエ
ッチングする工程と を含むのが良い。
このようにすれば、凸部上面上でのＰＳＧまたはＢＰＳ
Ｇ膜の膜厚壱適切に設定しで、この膜に対してウェット
エツチングを行い、その結果、凸部の上端縁側の側面の
露出領域を適切に設定出来ると共に、凸部から離れた領
域での膜厚を薄くすることが出来る。従って、後工程で
形４’！れる主電極領域と下地凸部との橿合面積を実質
的に設計通りに小さく設定出来ると共に、接触領域（接
合領域または接合部ともいう）から離れた部分の主電極
領域の膜厚を厚くしで、この領域の低抵抗化を図ること
が出来る。
Ｇ膜の膜厚壱適切に設定しで、この膜に対してウェット
エツチングを行い、その結果、凸部の上端縁側の側面の
露出領域を適切に設定出来ると共に、凸部から離れた領
域での膜厚を薄くすることが出来る。従って、後工程で
形４’！れる主電極領域と下地凸部との橿合面積を実質
的に設計通りに小さく設定出来ると共に、接触領域（接
合領域または接合部ともいう）から離れた部分の主電極
領域の膜厚を厚くしで、この領域の低抵抗化を図ること
が出来る。
ざらに、この第一の製造方法を用いて第１構造の「ＥＴ
を作成するに当り、好ましくは、前記第４工程は、 前記下部絶線層および前記ダミー膜パターンを含む下地
の上側全面にポリシリコンの予備膜を形成する工程と、 該ポリシリコンの予備膜を前記ダミー膜パターンの上面
までエッチバックする工程と を含むのが良い。
を作成するに当り、好ましくは、前記第４工程は、 前記下部絶線層および前記ダミー膜パターンを含む下地
の上側全面にポリシリコンの予備膜を形成する工程と、 該ポリシリコンの予備膜を前記ダミー膜パターンの上面
までエッチバックする工程と を含むのが良い。
このようにすれば、エッチバックして形成したポリシリ
コン層の表面とダミー膜パターンの上面とを同一面位置
（ｆｌｕｓｈ）として正確に形成することが出来る。
コン層の表面とダミー膜パターンの上面とを同一面位置
（ｆｌｕｓｈ）として正確に形成することが出来る。
この場合、ポリシリコンの予備膜の表面を平坦面とする
か、予備膜上にポリシリコンとエツチングレイトが等し
いレジストを設けて平坦面を形成してからエッチバック
することが出来る。
か、予備膜上にポリシリコンとエツチングレイトが等し
いレジストを設けて平坦面を形成してからエッチバック
することが出来る。
ざらに、この第一の製造方法を用いて第２構造のＦＥＴ
＠作成するに当り、好ましくは、前記第３工程は、 前記下地上にＳｉＯ２のエッチバック技術を利用して前
記ダミー膜パターンの上面と同一の高さでＳｉＯ２含有
＊；１形成する工程と、該ＳｉＯ２含有＊ｉ、前記上面
から下方へ前記凸部の高さ方向の一部分にわたる深さま
で、エツチングして該ダミー膜パターンおよび凸部の側
面を露出させる工程と ポリシリコンに対する異方性エツチング技術を利用しで
、前記の露出した側面にポリシリコンのサイドウオール
を形成する工程と、 前記ダミー膜パターンおよびポリシリコンのサイドウオ
ールをマスクとして用いて前記５１０２含有膜を前記凸
部の扁ざ方向の一部分にわたる深さにまで再エツチング
して前記下側絶縁層を形成する工程と を含むのが良い。
＠作成するに当り、好ましくは、前記第３工程は、 前記下地上にＳｉＯ２のエッチバック技術を利用して前
記ダミー膜パターンの上面と同一の高さでＳｉＯ２含有
＊；１形成する工程と、該ＳｉＯ２含有＊ｉ、前記上面
から下方へ前記凸部の高さ方向の一部分にわたる深さま
で、エツチングして該ダミー膜パターンおよび凸部の側
面を露出させる工程と ポリシリコンに対する異方性エツチング技術を利用しで
、前記の露出した側面にポリシリコンのサイドウオール
を形成する工程と、 前記ダミー膜パターンおよびポリシリコンのサイドウオ
ールをマスクとして用いて前記５１０２含有膜を前記凸
部の扁ざ方向の一部分にわたる深さにまで再エツチング
して前記下側絶縁層を形成する工程と を含むのが良い。
このようにすれば、上述したＦＥＴの第１構造の製造工
程よりも工程がやや？！雑となるが、下地凸部と主電極
領域との接合領域を一層確実に形成することか出来る。
程よりも工程がやや？！雑となるが、下地凸部と主電極
領域との接合領域を一層確実に形成することか出来る。
尚、ＳｉＯ２含有膜とは、ＳｉＯ２自体の膜とＳｉＯ２
を含んだ膜、例えば、ＰＳＧ、ＢＰＳＧ等のシリケート
ガラスをも意０未する。
を含んだ膜、例えば、ＰＳＧ、ＢＰＳＧ等のシリケート
ガラスをも意０未する。
ざらに、この第一の製造方法を用いて第２構造のＦＥＴ
を作成するに当り、好ましくは、前記第４工程は、 上述した第３工程で形成された下側絶縁層の上側全面に
、ポリシリコンのエッチバック技術を利用しで、前記ダ
ミー膜パターンの上面に達する膜厚のポリシリコン膜を
形成する工程を含み、該ポリシリコン膜および前記ポリ
シリコンのサイドウオールで前記ポリシリコン層を構成
するのか良い。
を作成するに当り、好ましくは、前記第４工程は、 上述した第３工程で形成された下側絶縁層の上側全面に
、ポリシリコンのエッチバック技術を利用しで、前記ダ
ミー膜パターンの上面に達する膜厚のポリシリコン膜を
形成する工程を含み、該ポリシリコン膜および前記ポリ
シリコンのサイドウオールで前記ポリシリコン層を構成
するのか良い。
このようにすれば、サイドウオールのポリシリコン部分
が主電極領域の下地凸部との実質的な接合部となり、後
から形成したポリシリコン膜部分か主電極領域の実質的
な領域となる。従って、サイドウオールを形成するとき
にこの接合面積を最小限に抑えることが出来ると共に、
このポリシリコン膜部分の膜Ｈを厚くして低抵抗化を図
ることか出来る。。
が主電極領域の下地凸部との実質的な接合部となり、後
から形成したポリシリコン膜部分か主電極領域の実質的
な領域となる。従って、サイドウオールを形成するとき
にこの接合面積を最小限に抑えることが出来ると共に、
このポリシリコン膜部分の膜Ｈを厚くして低抵抗化を図
ることか出来る。。
ざらに、この第一の製造方法を用いて第１および第２構
造のＦＥＴを作成するに当り、この下地凸部を、ダミー
膜パターンをマスクとして形成するのが良い。
造のＦＥＴを作成するに当り、この下地凸部を、ダミー
膜パターンをマスクとして形成するのが良い。
このようにすれば、後工程で形！Ｉｉするゲート電極を
この凸部に対し自己整合的に形成出来る。
この凸部に対し自己整合的に形成出来る。
ざらに、この発明の第一の製造方法を用いて第３構造の
ＦＥＴ１作成するに当り、好ましくは、前記第２工程は
、 前記ダミー膜パターンを含む下地全面にＣｖＤ法Ｉこよ
りＳ ｉＯ２含有膜を形成する工程と、該ＳｉＯ２含有
１１８１’ライエツチングして該ダミー膜パターンにサ
イドウオールを形成する工程と、 該ダミー膜パターンに該サイドウオールをマスクとして
加えて下地をエツチングする工程とを含むのが良い。
ＦＥＴ１作成するに当り、好ましくは、前記第２工程は
、 前記ダミー膜パターンを含む下地全面にＣｖＤ法Ｉこよ
りＳ ｉＯ２含有膜を形成する工程と、該ＳｉＯ２含有
１１８１’ライエツチングして該ダミー膜パターンにサ
イドウオールを形成する工程と、 該ダミー膜パターンに該サイドウオールをマスクとして
加えて下地をエツチングする工程とを含むのが良い。
この第２工程は、生電極領域が下地凸部の少くとも上面
と接合する構造のＦＥＴｔ作戊す作成めである。また、
サイドウオールの厚みは、ＣＶＤ法て形成したＳｉＯ２
含有膜の膜厚で決まるので、このＳ ｉ Ｏ２含有膜の
膜厚を調整することによって、主電極領域と凸部上面と
の接合面積を定めることが出来る。また、ダミー膜パタ
ーンを除去して空きとなった位置にゲート電極を自己整
合的に作り込むことが出来る。
と接合する構造のＦＥＴｔ作戊す作成めである。また、
サイドウオールの厚みは、ＣＶＤ法て形成したＳｉＯ２
含有膜の膜厚で決まるので、このＳ ｉ Ｏ２含有膜の
膜厚を調整することによって、主電極領域と凸部上面と
の接合面積を定めることが出来る。また、ダミー膜パタ
ーンを除去して空きとなった位置にゲート電極を自己整
合的に作り込むことが出来る。
さらに、この第一の製造方法を用いて第３構造のＦＥＴ
Ｖ作成するに当り、好ましくは、前記第３工程は、 上述した第２工程の後に、５１０２のエッチバック技術
を利用しで、前記下地上に前記ダミー膜パターンの上面
に達する膜厚で５ｉ０ｚ含有予備膜を形成する工程と、 該予備膜を、前記ダミー膜パターンをマスクとしてエツ
チングして前記サイドウオールを除去すると共に、前記
凸部の上端縁から該凸部の高さ方向の一部分にわたる深
さにまで除去して該凸部の側面および上面の一部分を露
出させると共に、前記予備膜を部分的に残存させる工程
と、 ポリシリコンに対する異方性エツチング技術を利用しで
、前記残存した予備膜上であって、前記露出した側面お
よび上面に、ポリシリコンのサイドウオールを形成する
工程と、 前記ダミー膜パターンおよびポリシリコンのサイドウオ
ールをマスクとして用いて前記残存した予備膜を前記凸
部の高さ方向の一部分にわたる深さにまで再エツチング
して前記下層Ｓ！締層を形成する工程と を含むのが良い。
Ｖ作成するに当り、好ましくは、前記第３工程は、 上述した第２工程の後に、５１０２のエッチバック技術
を利用しで、前記下地上に前記ダミー膜パターンの上面
に達する膜厚で５ｉ０ｚ含有予備膜を形成する工程と、 該予備膜を、前記ダミー膜パターンをマスクとしてエツ
チングして前記サイドウオールを除去すると共に、前記
凸部の上端縁から該凸部の高さ方向の一部分にわたる深
さにまで除去して該凸部の側面および上面の一部分を露
出させると共に、前記予備膜を部分的に残存させる工程
と、 ポリシリコンに対する異方性エツチング技術を利用しで
、前記残存した予備膜上であって、前記露出した側面お
よび上面に、ポリシリコンのサイドウオールを形成する
工程と、 前記ダミー膜パターンおよびポリシリコンのサイドウオ
ールをマスクとして用いて前記残存した予備膜を前記凸
部の高さ方向の一部分にわたる深さにまで再エツチング
して前記下層Ｓ！締層を形成する工程と を含むのが良い。
このようにすれば、５１０２含有予備膜のエッチバック
によるエツチングの深さによって下地凸部の側面の露出
領域が決まる。従って、このエツチングの深さを調整す
ることによって、主電極領域と凸部の側面との接合面積
を小さく定めで接合部ｊＩを低減することが出来る。
によるエツチングの深さによって下地凸部の側面の露出
領域が決まる。従って、このエツチングの深さを調整す
ることによって、主電極領域と凸部の側面との接合面積
を小さく定めで接合部ｊＩを低減することが出来る。
ざらに、この場合、ポリシリコンのサイドウオールを利
用して残存予備膜をエツチングして下側絶縁層を形成す
るので、この下側絶縁層は凸部周辺で厚くかつ凸部から
離れた領域では薄くなる。従って、後工程で形成する主
電極領域の膜厚を自励周辺から離れた領域で厚くするこ
とが出来るので、主電極領域の低抵抗化が図れる。
用して残存予備膜をエツチングして下側絶縁層を形成す
るので、この下側絶縁層は凸部周辺で厚くかつ凸部から
離れた領域では薄くなる。従って、後工程で形成する主
電極領域の膜厚を自励周辺から離れた領域で厚くするこ
とが出来るので、主電極領域の低抵抗化が図れる。
ざらに、この第一の製造方法を用いて第３構造のＦＥＴ
ｔ作成するに当り、好ましくは、前記第４工程は、 上述した第３工程の後に、ポリシリコンのエッチバック
技術を利用しで、前記ダミー膜パターンの上面に達する
膜厚のポリシリコン膜を形成する工程を含み、 該ポリシリコン膜および前記ポリシリコンのサイドウオ
ールで前記ポリシリコン層を構成するのが良い。
ｔ作成するに当り、好ましくは、前記第４工程は、 上述した第３工程の後に、ポリシリコンのエッチバック
技術を利用しで、前記ダミー膜パターンの上面に達する
膜厚のポリシリコン膜を形成する工程を含み、 該ポリシリコン膜および前記ポリシリコンのサイドウオ
ールで前記ポリシリコン層を構成するのが良い。
このようにすると、ポリシリコンのサイドウオールが主
電極領域の一部となるため、主電極領域が下地凸部のコ
ーナ一部すなわち下地上面と側面とに接触する構造とな
る。このため、ゲート電極を形成する際の種々の精度の
マージンを大きくとることが出来る。
電極領域の一部となるため、主電極領域が下地凸部のコ
ーナ一部すなわち下地上面と側面とに接触する構造とな
る。このため、ゲート電極を形成する際の種々の精度の
マージンを大きくとることが出来る。
また、このサイドウオールが主電極領域と凸部との実寅
的な接合部となる。
的な接合部となる。
また、後工程によって、ポリシリコン層を熱酸化したと
き、主電極領域を形成すべきポリシリコン領域を残存さ
せると同時に、素子分離領域として供する上側絶縁層部
分を下側絶縁層とつなげることが出来る。
き、主電極領域を形成すべきポリシリコン領域を残存さ
せると同時に、素子分離領域として供する上側絶縁層部
分を下側絶縁層とつなげることが出来る。
ざらに、この第一の製造方法を用いて、好ましくは、前
記第５工程と前記第６工程との間、または、前記第９工
程と前記第１０工程との間に、前記第一および第二主電
極領域を低抵抗化するためのイオン注入工程を含むのが
良い。
記第５工程と前記第６工程との間、または、前記第９工
程と前記第１０工程との間に、前記第一および第二主電
極領域を低抵抗化するためのイオン注入工程を含むのが
良い。
このようにすれば、主電極領域の膜厚と併せて主電極領
域の低抵抗化を一層図ることが出来る。
域の低抵抗化を一層図ることが出来る。
ざらに、この発明の第二の製造方法を用いて第４構造の
ＦＥＴを作成するに当つ、 下地をエツチングしてチャネル領域用の凸部を形成する
第１工程と、 ＳｉＯ２のエッチバック技術を利用して前記下地上であ
って前記凸部の周囲に、該凸部の側面に接触しかつ該凸
部の上面に達する膜厚でＳｉＯ２含有膜を下側絶縁層と
して形成する第２工程と、該下側絶縁層と凸部の全面上
に、平坦な上面を有するポリシリコン／ｗを形成する第
３工程と、前記ポリシリコン層上であって、チャネル長
方向に前記凸部を跨がって、第一および第二主電極領域
の形成予定領域上に熱酸化防止膜を形成する第４工程と
、 前記ポリシリコン層を熱酸化して前記第一および第二主
電極領域用のボリン１ノコン領域を両底すると共に、上
側絶線層を構成するフィールド酸化膜を形成する第５工
程と、 前記熱酸化防止膜を除去する第６工程と、前記ポリシリ
コン領域の低抵抗化を図るためのイオン注入を行う第７
工程と、 前記ボ１ノシリコン領域の前記凸部の上側部分に、チャ
ネル幅方向の凸部の長さを有しかつチャネル長方向の凸
部の幅よりも短い幅を有するゲート開口部を開けて該ポ
リシリコン領域を第一および第二主電極領域に二対する
第８工程と、該第一および第二主電極領域の露出面に上
側絶線層を構成する絶縁膜および前記凸部の上面にゲー
ト絶縁Ｓをそれぞれ設けるＭ９工程と、該ゲート結縛膜
上にゲート電極を形成する第１０工程と、 前記上側絶縁膜にコンタクトホールそ形成する第１１
工程−と、 該コンタクトホールを経て前記第一および第二主電極領
域に接触する第一主電極および第二主電極をそれぞれ形
成する第１２工程と を含むことを特徴とする。
ＦＥＴを作成するに当つ、 下地をエツチングしてチャネル領域用の凸部を形成する
第１工程と、 ＳｉＯ２のエッチバック技術を利用して前記下地上であ
って前記凸部の周囲に、該凸部の側面に接触しかつ該凸
部の上面に達する膜厚でＳｉＯ２含有膜を下側絶縁層と
して形成する第２工程と、該下側絶縁層と凸部の全面上
に、平坦な上面を有するポリシリコン／ｗを形成する第
３工程と、前記ポリシリコン層上であって、チャネル長
方向に前記凸部を跨がって、第一および第二主電極領域
の形成予定領域上に熱酸化防止膜を形成する第４工程と
、 前記ポリシリコン層を熱酸化して前記第一および第二主
電極領域用のボリン１ノコン領域を両底すると共に、上
側絶線層を構成するフィールド酸化膜を形成する第５工
程と、 前記熱酸化防止膜を除去する第６工程と、前記ポリシリ
コン領域の低抵抗化を図るためのイオン注入を行う第７
工程と、 前記ボ１ノシリコン領域の前記凸部の上側部分に、チャ
ネル幅方向の凸部の長さを有しかつチャネル長方向の凸
部の幅よりも短い幅を有するゲート開口部を開けて該ポ
リシリコン領域を第一および第二主電極領域に二対する
第８工程と、該第一および第二主電極領域の露出面に上
側絶線層を構成する絶縁膜および前記凸部の上面にゲー
ト絶縁Ｓをそれぞれ設けるＭ９工程と、該ゲート結縛膜
上にゲート電極を形成する第１０工程と、 前記上側絶縁膜にコンタクトホールそ形成する第１１
工程−と、 該コンタクトホールを経て前記第一および第二主電極領
域に接触する第一主電極および第二主電極をそれぞれ形
成する第１２工程と を含むことを特徴とする。
この方法によれば、下地凸部の周辺に凸部の上面と同一
の高さで平坦な下側絶縁層を設け、この下側絶縁層と下
地凸部の上側にわたりポリシリコン層を一旦設け、ポリ
シリコン層に素子分離のための酸化膜を形威し、その後
に、残存したポリシリコン領域にゲート電極形成のため
の溝を開けて、その位置にゲート電極を形成する。
の高さで平坦な下側絶縁層を設け、この下側絶縁層と下
地凸部の上側にわたりポリシリコン層を一旦設け、ポリ
シリコン層に素子分離のための酸化膜を形威し、その後
に、残存したポリシリコン領域にゲート電極形成のため
の溝を開けて、その位置にゲート電極を形成する。
従って、ゲート電極用の溝形成のためのマスク合わせ精
度が要求され、しかも、ゲート電極を自己整合的に形成
できないが、ＦＥＴの製造工程自体は簡単となる。また
、凸部の高さを適当に取ることによって縦方向の素子対
Ｍを採ることが出来るので、集積回路の高密度化を図れ
る。
度が要求され、しかも、ゲート電極を自己整合的に形成
できないが、ＦＥＴの製造工程自体は簡単となる。また
、凸部の高さを適当に取ることによって縦方向の素子対
Ｍを採ることが出来るので、集積回路の高密度化を図れ
る。
また、この場合には、主電極領域は凸部の上面と接合す
る構造のＦＥＴとなる。また、その接合面積を小さくし
て接合容ＩＩを低減できる。
る構造のＦＥＴとなる。また、その接合面積を小さくし
て接合容ＩＩを低減できる。
この第二の製造方法の実施に当り、好ましくは、前記熱
酸化防止膜を窒化膜とするのが良い。
酸化防止膜を窒化膜とするのが良い。
また、この第二の製造方法の実施に当り、好ましくは、
前記下地をシリコンで形成する場合には、前記第９工程
は熱酸化処理とするのが良い。
前記下地をシリコンで形成する場合には、前記第９工程
は熱酸化処理とするのが良い。
このようにすると、ゲート絶線層と上側絶縁層（場合に
よっては、上側絶縁層の一部分）を同時に形成すること
が出来る。
よっては、上側絶縁層の一部分）を同時に形成すること
が出来る。
また、上述した第７工程の低抵抗化処理は、好ましくは
、第６工程と第８工程との間、または第１１工程と第１
２工程との間で行うのが良い。
、第６工程と第８工程との間、または第１１工程と第１
２工程との間で行うのが良い。
ざらに、この発明の第三の製造方法を用いて第５構造の
ＦＥＴ！作成するに当り、 下地の上面にダミー膜パターンを形成する第１工程と、 前記ダミー膜パターンを含む下地全面にＣＶＤ法により
５ｉＯ７含有膜を形成する第２工程と、該ＳｉＯ２含有
膜をドライエツチングして該ダミー膜パターンにサイド
ウオールを形成する第３工程と、 ３亥ダミー膜パターンおよび３亥サイドウオールをマス
クとして下地をエツチングして凸部を形成する第４工程
と、 ＳｉＯ２のエッチバック技術を利用して、前記下地上に
前記ダミー膜パターンの上面に達する膜厚でＳｉＯ２含
有予備膜を形成する第５工程と、該予備膜および前記サ
イドウオールを、前記ダミー膜パターンをマスクとしで
、前記凸部の上面の深さにまでエツチング除去し、残存
する予備膜を下側絶縁層とする第６工程と、 ポリシリコンのエッチバック技術を利用して、前記下側
絶縁層および凸部の露出した上面に前記ダミー膜パター
ンの上面の高さのポリシリコン層を形成する第７工程と
、 前記ポリシリコン層の第一および第二主電極領域の□形
成予定領域上に、チャネル長方向に前記ダミー膜パター
ンを跨がって、熱酸化防止膜を形成する第８工程と、 前記ポリシリコン層を熱酸化して前記第一および第二主
電極領域を画成すると共に、上側絶縁層を構成するフィ
ールド酸化膜を形成する第９工程と、 前記熱酸化防止膜を除去する第１０工程と、前記第一お
よび第二主電極領域の低抵抗化を図るためのイオン注入
を行う第１１工程と、前記前記ダミー膜パターンを除去
することによりゲート開口部を開ける第１２工程と、該
第一および第二主電極領域の露出面に、上側絶縁層を構
成する絶縁層を設けると共に、前記凸部の上面にゲート
絶縁層を設ける第１３工程と、該ゲート絶縁膜上にゲー
ト電極を形成する第１４工程と、 前記上側絶縁層にコンタクトホールを形成する第１５工
程と、 該コンタクトホールを経て前記第一および第二主電極領
域に接触する第一主１！極および第二主電極をそれぞれ
形成する第１６工程と を含むことを特徴とする。
ＦＥＴ！作成するに当り、 下地の上面にダミー膜パターンを形成する第１工程と、 前記ダミー膜パターンを含む下地全面にＣＶＤ法により
５ｉＯ７含有膜を形成する第２工程と、該ＳｉＯ２含有
膜をドライエツチングして該ダミー膜パターンにサイド
ウオールを形成する第３工程と、 ３亥ダミー膜パターンおよび３亥サイドウオールをマス
クとして下地をエツチングして凸部を形成する第４工程
と、 ＳｉＯ２のエッチバック技術を利用して、前記下地上に
前記ダミー膜パターンの上面に達する膜厚でＳｉＯ２含
有予備膜を形成する第５工程と、該予備膜および前記サ
イドウオールを、前記ダミー膜パターンをマスクとしで
、前記凸部の上面の深さにまでエツチング除去し、残存
する予備膜を下側絶縁層とする第６工程と、 ポリシリコンのエッチバック技術を利用して、前記下側
絶縁層および凸部の露出した上面に前記ダミー膜パター
ンの上面の高さのポリシリコン層を形成する第７工程と
、 前記ポリシリコン層の第一および第二主電極領域の□形
成予定領域上に、チャネル長方向に前記ダミー膜パター
ンを跨がって、熱酸化防止膜を形成する第８工程と、 前記ポリシリコン層を熱酸化して前記第一および第二主
電極領域を画成すると共に、上側絶縁層を構成するフィ
ールド酸化膜を形成する第９工程と、 前記熱酸化防止膜を除去する第１０工程と、前記第一お
よび第二主電極領域の低抵抗化を図るためのイオン注入
を行う第１１工程と、前記前記ダミー膜パターンを除去
することによりゲート開口部を開ける第１２工程と、該
第一および第二主電極領域の露出面に、上側絶縁層を構
成する絶縁層を設けると共に、前記凸部の上面にゲート
絶縁層を設ける第１３工程と、該ゲート絶縁膜上にゲー
ト電極を形成する第１４工程と、 前記上側絶縁層にコンタクトホールを形成する第１５工
程と、 該コンタクトホールを経て前記第一および第二主電極領
域に接触する第一主１！極および第二主電極をそれぞれ
形成する第１６工程と を含むことを特徴とする。
このようにすると、既に第一の製法を用いて第３構造の
ＦＥＴおよび第二の製法を用いて第４構造のＦＥＴを作
成する例で説明したとメリットを同様に得る。例えば、
主電極領域を下地凸部の側面および上面に接合した構造
のＦＥＴを作成出来、また、その接合面積を小さくして
接合容量を低減することが出来ると共に、主電極領域の
低抵抗化を図ることが出来る。また、ダミー膜パターン
を除去して得られた開口部に、ゲート電極を自己整合的
に形成することが出来る。
ＦＥＴおよび第二の製法を用いて第４構造のＦＥＴを作
成する例で説明したとメリットを同様に得る。例えば、
主電極領域を下地凸部の側面および上面に接合した構造
のＦＥＴを作成出来、また、その接合面積を小さくして
接合容量を低減することが出来ると共に、主電極領域の
低抵抗化を図ることが出来る。また、ダミー膜パターン
を除去して得られた開口部に、ゲート電極を自己整合的
に形成することが出来る。
また、この、場合にも、ポリシリコン層上に酸化防止膜
を設けて熱酸化を行って酸化膜を得ているか、凸部の高
さを適当にとることにより、縦方向に素子対Ｍを図って
集積回路の高密度化を図れる。
を設けて熱酸化を行って酸化膜を得ているか、凸部の高
さを適当にとることにより、縦方向に素子対Ｍを図って
集積回路の高密度化を図れる。
また、この第三の製造方法の実施に当り、好ましくは、
前記熱酸化防止膜ヲ窒化膜とするのが良い。
前記熱酸化防止膜ヲ窒化膜とするのが良い。
また、この第三の製造方法の実施に当り、好ましくは、
前記下地をシリコンで形成する場合には、前記第１３工
程は熱酸化処理とするのが良い。
前記下地をシリコンで形成する場合には、前記第１３工
程は熱酸化処理とするのが良い。
このようにすると、ゲート絶線層と上側紙Ｒ膜（場合に
よっては、上側絶縁層の一部分）とを同時に形成出来る
。
よっては、上側絶縁層の一部分）とを同時に形成出来る
。
また、上述した第１１工程の低抵抗化処理は、好ましく
は、第１０工程と第１２工程との間、または、第１５工
程と第１６工程との間で行うのが良い。
は、第１０工程と第１２工程との間、または、第１５工
程と第１６工程との間で行うのが良い。
さらに、各製造方法においで、好ましくは、前記ダミー
膜パターン７ｉ！Ｍ化膜パターンとするのが良い。
膜パターン７ｉ！Ｍ化膜パターンとするのが良い。
さらに、この発明のＣＭＯＳ構造の製造方法によれば、
一方の導電型の下地に他方の導電型のウェルを形成した
後、上述したいずれかの電界効果トランジスタの製造方
法を用いて、一方の下地に他方の導電型チャネルの電界
効果トランジスタおよび他方の導電型のウェル内に一方
の導電型チャネルの電界効果トランジスタを作り込むこ
と を特徴とする。
後、上述したいずれかの電界効果トランジスタの製造方
法を用いて、一方の下地に他方の導電型チャネルの電界
効果トランジスタおよび他方の導電型のウェル内に一方
の導電型チャネルの電界効果トランジスタを作り込むこ
と を特徴とする。
この方法であると、適用した製造方法の上述したメリッ
トを享受することが出来る。
トを享受することが出来る。
ざらに、上述した各実施例において、下地をシリコン、
化合物半導体材料、或いは、その他の適当な材料で適当
な導電性を有する下地として形成する。このため凸部に
チャネルが形成されたとき、チャネル領域の下側は、下
地の裏面に至るまで絶縁層が存在しない。また、下地の
凸部とその他の部分とを別の材料で形成しても良い、ま
た、下地を基板自体としても良く、或いは、基板上にエ
ピタキシャル成長層またはその他の層を形成したもので
あっても良い。
化合物半導体材料、或いは、その他の適当な材料で適当
な導電性を有する下地として形成する。このため凸部に
チャネルが形成されたとき、チャネル領域の下側は、下
地の裏面に至るまで絶縁層が存在しない。また、下地の
凸部とその他の部分とを別の材料で形成しても良い、ま
た、下地を基板自体としても良く、或いは、基板上にエ
ピタキシャル成長層またはその他の層を形成したもので
あっても良い。
また、凸部の大きさは設計に応して適当に定めれば良い
。
。
（実施例）
以下、図面を参照しで、この発明のＦＥＴの構造および
その製造方法の実施例につき順次説明する。
その製造方法の実施例につき順次説明する。
尚、図は、この発明が理解出来る程度に、各構成成分の
形状、寸法および配Ｍ関係を概略的に示しであるにすぎ
ない、また、以下説明する実施例は、単なる好適例にす
ぎないため、この発明はこれら実施例にのみ限定される
ものではないことを理解されたい。
形状、寸法および配Ｍ関係を概略的に示しであるにすぎ
ない、また、以下説明する実施例は、単なる好適例にす
ぎないため、この発明はこれら実施例にのみ限定される
ものではないことを理解されたい。
ＦＥＴ構造の説明
先ず、第１図（Ａ）〜（Ｃ）および第３図〜第６図を参
照しで、この発明のＦＥＴ構造の実施例を説明する。尚
、以下の説明においで、特に数値的条件については説明
を省略するが、これら数値的条件は、製造方法の説明を
参照されたい。
照しで、この発明のＦＥＴ構造の実施例を説明する。尚
、以下の説明においで、特に数値的条件については説明
を省略するが、これら数値的条件は、製造方法の説明を
参照されたい。
第一構造の実施例
第１図（Ａ）は、この第一構造の実施例の要部平面図で
あり、第１図（Ｂ）および第１図（Ｃ）は第１図（Ａ）
のＩ−Ｉ線断面図およびＩＩ −ＩＩ線断面を含む要部
斜視図である。
あり、第１図（Ｂ）および第１図（Ｃ）は第１図（Ａ）
のＩ−Ｉ線断面図およびＩＩ −ＩＩ線断面を含む要部
斜視図である。
この実施例のＦＥＴは、下地３０と、下側絶縁層３６と
、第一および第二主電極類ｖｔ３８および４０と、上側
絶縁層４２と、ケートＰ！緯膜４４と、ゲート電極４６
と、第一および第二主電極４８および５０とを少なくと
も具えた構造を有している。下地３０は、その凸部３２
と、凸部以外の平坦部３４とからなっている。尚、ここ
で凸部３２を下地凸部と称する場合もある。この発明で
はチャネルを凸部３２に形成するため、凸部３２の上面
にゲート絶線層４４を介してゲート電極４６を設けてい
る。従って、この実施例では、凸部３２のチャネル長：
Ｌ（ゲート長）方向の幅をゲート電極４６の幅と実質的
に等しくし、凸部３２のチャネル幅（：Ｄ）方向の長さ
をゲート電極４６の長さと実質的に等しくする。
、第一および第二主電極類ｖｔ３８および４０と、上側
絶縁層４２と、ケートＰ！緯膜４４と、ゲート電極４６
と、第一および第二主電極４８および５０とを少なくと
も具えた構造を有している。下地３０は、その凸部３２
と、凸部以外の平坦部３４とからなっている。尚、ここ
で凸部３２を下地凸部と称する場合もある。この発明で
はチャネルを凸部３２に形成するため、凸部３２の上面
にゲート絶線層４４を介してゲート電極４６を設けてい
る。従って、この実施例では、凸部３２のチャネル長：
Ｌ（ゲート長）方向の幅をゲート電極４６の幅と実質的
に等しくし、凸部３２のチャネル幅（：Ｄ）方向の長さ
をゲート電極４６の長さと実質的に等しくする。
下地３０は、適当な導電性が得られていれば良く、従っ
て、シリコン基板、化合物半導体基板、その他の設計に
応した適切な材質で形成しでも良い。また、下地３０を
凸部３２と平坦部３４とを同質の材料で形成しても良い
し、或いは、異質の材料で形成しても良い。例えば、シ
リコン基板にエピタキシャル成長層を設け、下地３０の
平坦部３４をシリコン基板部分とし、また、下地３０の
凸部３２をエピタキシャル成長層部分で形成することか
出来る。凸部３２と平坦部３４の材料を違えた場合には
、この下地３０に、所要に応し、その裏面側から基板電
位を印加することが可能となる。ざらに、凸部３２の第
１図（８）に現われた断面形状は、好ましくは、図示の
ように矩形とするのが良いが、正方形、台形成いは逆台
形等といった設計に応した任意の形状とすることも出来
る。
て、シリコン基板、化合物半導体基板、その他の設計に
応した適切な材質で形成しでも良い。また、下地３０を
凸部３２と平坦部３４とを同質の材料で形成しても良い
し、或いは、異質の材料で形成しても良い。例えば、シ
リコン基板にエピタキシャル成長層を設け、下地３０の
平坦部３４をシリコン基板部分とし、また、下地３０の
凸部３２をエピタキシャル成長層部分で形成することか
出来る。凸部３２と平坦部３４の材料を違えた場合には
、この下地３０に、所要に応し、その裏面側から基板電
位を印加することが可能となる。ざらに、凸部３２の第
１図（８）に現われた断面形状は、好ましくは、図示の
ように矩形とするのが良いが、正方形、台形成いは逆台
形等といった設計に応した任意の形状とすることも出来
る。
下側絶縁層３６は、下地３０の平坦部３４上に凸部３２
の周囲を実質的に埋込むように設けてある。この下層絶
縁層３６は、少なくとも凸部３２と接触する部分は、本
質的には、凸部３２の適当な高ざまで設けてあれば良い
が、好ましくはこの絶縁層３６を、凸部３２の上端縁近
傍までの高さにわたり設けるのが良い。この実施例では
、凸部３２の側壁と接触している下層絶縁層３６の上端
は、凸部３２の上端縁から微小距離だけ下った位置にあ
って、しかも、凸部３２の上端縁と平行になっている。
の周囲を実質的に埋込むように設けてある。この下層絶
縁層３６は、少なくとも凸部３２と接触する部分は、本
質的には、凸部３２の適当な高ざまで設けてあれば良い
が、好ましくはこの絶縁層３６を、凸部３２の上端縁近
傍までの高さにわたり設けるのが良い。この実施例では
、凸部３２の側壁と接触している下層絶縁層３６の上端
は、凸部３２の上端縁から微小距離だけ下った位置にあ
って、しかも、凸部３２の上端縁と平行になっている。
この凸部の高さ方向に沿った微小距離、すなわちチャネ
ル幅方向と直交する方向の幅が第一および第二主電極領
域３８および４０と下地凸部３２との接触幅となる。下
側絶縁層３６の、凸部３２との接触部分以外の領域は、
この接触部分よりも層厚を薄くする。この下側絶縁層３
６を例えばＰＳＧ、ＢＰＳＧ或いは５ｉ０２等で形成す
ることが出来るが、この実施例では、これｔＰｓＧまた
はＢＰＳＧで形成しである。そしで、この下地絶縁層３
６の、第１図（Ｂ）に示す断面形状は、平坦部３４上で
は薄い膜厚で表面が平であり、凸部３２の近くから順次
に連続かつ滑らかに膜厚が大となる形状となっている。
ル幅方向と直交する方向の幅が第一および第二主電極領
域３８および４０と下地凸部３２との接触幅となる。下
側絶縁層３６の、凸部３２との接触部分以外の領域は、
この接触部分よりも層厚を薄くする。この下側絶縁層３
６を例えばＰＳＧ、ＢＰＳＧ或いは５ｉ０２等で形成す
ることが出来るが、この実施例では、これｔＰｓＧまた
はＢＰＳＧで形成しである。そしで、この下地絶縁層３
６の、第１図（Ｂ）に示す断面形状は、平坦部３４上で
は薄い膜厚で表面が平であり、凸部３２の近くから順次
に連続かつ滑らかに膜厚が大となる形状となっている。
次に、第一及び第二主電極領域３８および４０につき説
明する。
明する。
これら主電極領域３８および４０はソース・ドレイン領
域であって導電層である。ここでは、例として第一主電
極領域３８をソース導電層とし、第二主電鏡領ｔｉ５ｉ
４Ｑ￥！ドレイン導電層とする。この発明では、これら
主電極領域３８および４０ｔ、下側絶縁層３６の上側で
あって、下地凸部３２の、チャネル長方向におけるいず
れかの側に、それぞれ位置させて設けてある。従って、
これら主電極類ｔ’５３８および４０を、チャネル長方
向に沿ってではなく、チャネル幅方向に沿って、凸部３
２と電気的に接合または接触するようにそれぞれ設けて
ある。この実施例では、これら主電極領域３８および４
０を、上述した下側絶縁層３６の上側の、凸部３２の上
端縁側壁部分にそれぞれ接合させている。尚、ここでは
、この主電極領域３８および４０が凸部３２と接合して
いる部分および場合によって（よその近傍領域を含む部
分を、接合部または接合（または接触）領域と称する。
域であって導電層である。ここでは、例として第一主電
極領域３８をソース導電層とし、第二主電鏡領ｔｉ５ｉ
４Ｑ￥！ドレイン導電層とする。この発明では、これら
主電極領域３８および４０ｔ、下側絶縁層３６の上側で
あって、下地凸部３２の、チャネル長方向におけるいず
れかの側に、それぞれ位置させて設けてある。従って、
これら主電極類ｔ’５３８および４０を、チャネル長方
向に沿ってではなく、チャネル幅方向に沿って、凸部３
２と電気的に接合または接触するようにそれぞれ設けて
ある。この実施例では、これら主電極領域３８および４
０を、上述した下側絶縁層３６の上側の、凸部３２の上
端縁側壁部分にそれぞれ接合させている。尚、ここでは
、この主電極領域３８および４０が凸部３２と接合して
いる部分および場合によって（よその近傍領域を含む部
分を、接合部または接合（または接触）領域と称する。
これらの接合部の、凸部３２の高さ方向に沿う方向の幅
従って結果的には接合面積を、好ましくは、この接合部
での接触抵抗がＦＥＴの動作特性に悪影ｗＩを及ぼざな
い程度の最小限度の幅（面積）とするのが良い。このよ
うにすれば、接合面積が小ざくなり、従って、接合容量
を低減することが出来る。
従って結果的には接合面積を、好ましくは、この接合部
での接触抵抗がＦＥＴの動作特性に悪影ｗＩを及ぼざな
い程度の最小限度の幅（面積）とするのが良い。このよ
うにすれば、接合面積が小ざくなり、従って、接合容量
を低減することが出来る。
また、これら主電極領域３８および４０は、下側絶縁層
３６により下地３０とは絶縁されており、上述した接合
部のみで下地と接合しているにすぎない、従って、主電
極領域３８および４０と下地３０との接合面積は従来の
ＦＥＴの場合より遥に小古くなり、よって、接合容量も
遥に小さい。
３６により下地３０とは絶縁されており、上述した接合
部のみで下地と接合しているにすぎない、従って、主電
極領域３８および４０と下地３０との接合面積は従来の
ＦＥＴの場合より遥に小古くなり、よって、接合容量も
遥に小さい。
一方、主電極領域３８および４０の部分の層厚は、凸部
３２から離れたところでは前述した接合部での膜厚より
も厚くする。この実施例では、下側絶縁層３６上にそれ
ぞれの上面を凸部３２の上面と同一レベル（ｆｌｕｓｈ
）に形成しであるので、上述したように、接合部で薄く
、接合部以外で厚くなっている。このようにすれば、主
電極領壇３８および４０を低抵抗にすることが出来る。
３２から離れたところでは前述した接合部での膜厚より
も厚くする。この実施例では、下側絶縁層３６上にそれ
ぞれの上面を凸部３２の上面と同一レベル（ｆｌｕｓｈ
）に形成しであるので、上述したように、接合部で薄く
、接合部以外で厚くなっている。このようにすれば、主
電極領壇３８および４０を低抵抗にすることが出来る。
また、これら主電極領域３８および４０を、ポリシリコ
ンを基材とし、ＮまたはＰ導電型を決定する適当な不純
物例えばＰ（リン）またはＢ（ボロン）を含む導電層と
しで、形成して一層の低抵抗化を図っである。
ンを基材とし、ＮまたはＰ導電型を決定する適当な不純
物例えばＰ（リン）またはＢ（ボロン）を含む導電層と
しで、形成して一層の低抵抗化を図っである。
また、これら主電極領域３８および４０のチャネル幅方
向の拡がりは、好ましくは、ゲート幅の範囲内を限度と
し、また、チャネル長方向の拡がりは、少なくともソー
ス（第一）およびドレイン（第二）電極４８および５０
とのコンタクトがとれる最小範囲とするのが良い。
向の拡がりは、好ましくは、ゲート幅の範囲内を限度と
し、また、チャネル長方向の拡がりは、少なくともソー
ス（第一）およびドレイン（第二）電極４８および５０
とのコンタクトがとれる最小範囲とするのが良い。
尚、これら生電極領域３８および４０の範囲により、ア
クティブ領域が実質的に決まる。
クティブ領域が実質的に決まる。
次に、上側絶縁層４２につき説明する。この上側絶縁層
４２は、主電極領域３８および４０との電極コンタクト
を取るために要する領域と、ゲート電極４６を設けるた
めの凸部３２の上面とを除き、下地３０の上側全体を実
質的に覆っている。
４２は、主電極領域３８および４０との電極コンタクト
を取るために要する領域と、ゲート電極４６を設けるた
めの凸部３２の上面とを除き、下地３０の上側全体を実
質的に覆っている。
そしで、生電極領域３８および４０と凸部３２との接合
部以外の主電極領域の境界を画成するため、上側絶縁層
４２を下側絶縁層３６とつながるように設けてある。こ
のため、主電極領域３８および４０は、所要の箇所を除
きほぼ全面が下側絶縁層３６と上側絶縁層４２とにより
、取り囲まれた状態にある０図中、上側絶縁層４２のう
ち、主電極領域３８．４０を画成する部分を４２８で示
し、その他の部分を４２ｂで示す。
部以外の主電極領域の境界を画成するため、上側絶縁層
４２を下側絶縁層３６とつながるように設けてある。こ
のため、主電極領域３８および４０は、所要の箇所を除
きほぼ全面が下側絶縁層３６と上側絶縁層４２とにより
、取り囲まれた状態にある０図中、上側絶縁層４２のう
ち、主電極領域３８．４０を画成する部分を４２８で示
し、その他の部分を４２ｂで示す。
この上側絶縁層４２は、好ましくは、後述するように、
主電極領域を形成するとき、ポリシリコンを熱酸化して
得たシリコン酸化物とするのが良い、そのようにすれば
、主電極領ｔ′ｆｔ３８および４０とこの上側絶縁層４
２とを同時に作成出来るという製造上のメリットが得ら
れる。また、上側絶縁層４２は下側絶縁層３６とつなが
っているので、下地平坦部３４上では、このつながって
いる部分（４２ａ）を含めその上下にはこれら絶縁層の
一部分か存在することになり、この絶縁層部分か素子分
離領域として機能する。また、この実施例では、この上
側絶縁層４２をポリシリコンの熱酸化により得たシリコ
ン酸化膜としている。しかし、この上側絶縁層４２とし
ては、図示されていないが、前工程または後工程で形成
した他の適当な絶縁層例えば中間絶縁層等を含めたもの
としても良い。
主電極領域を形成するとき、ポリシリコンを熱酸化して
得たシリコン酸化物とするのが良い、そのようにすれば
、主電極領ｔ′ｆｔ３８および４０とこの上側絶縁層４
２とを同時に作成出来るという製造上のメリットが得ら
れる。また、上側絶縁層４２は下側絶縁層３６とつなが
っているので、下地平坦部３４上では、このつながって
いる部分（４２ａ）を含めその上下にはこれら絶縁層の
一部分か存在することになり、この絶縁層部分か素子分
離領域として機能する。また、この実施例では、この上
側絶縁層４２をポリシリコンの熱酸化により得たシリコ
ン酸化膜としている。しかし、この上側絶縁層４２とし
ては、図示されていないが、前工程または後工程で形成
した他の適当な絶縁層例えば中間絶縁層等を含めたもの
としても良い。
ざらに、この上側絶縁層４２には、コンタクトホール５
２および５４が開けられていで、それぞれのコンタクト
ホールに、通常の如く、第一主電極４８および第二主電
極５０を設けてある。尚、図中、これら主電極４８およ
び５０をそれぞれの一部分を示しであるにすぎない。ざ
らに、ゲート絶縁膜４４例えばゲート酸化膜を、凸部３
２の上面であって上側絶縁層４２．ｂで囲まれたゲート
開口部（ゲート穴または溝ともいう）５６に設け、その
上側にゲート電極４６を設けてある。
２および５４が開けられていで、それぞれのコンタクト
ホールに、通常の如く、第一主電極４８および第二主電
極５０を設けてある。尚、図中、これら主電極４８およ
び５０をそれぞれの一部分を示しであるにすぎない。ざ
らに、ゲート絶縁膜４４例えばゲート酸化膜を、凸部３
２の上面であって上側絶縁層４２．ｂで囲まれたゲート
開口部（ゲート穴または溝ともいう）５６に設け、その
上側にゲート電極４６を設けてある。
以下、第二〜第五構造の実施例につき順次説明するが、
これら構造例は、基本的には第一構造の実施例と同じで
あるので、第一構造との相違点を中心として説明する。
これら構造例は、基本的には第一構造の実施例と同じで
あるので、第一構造との相違点を中心として説明する。
従って、特に言及しない事項は第一構造例を参照された
い。また、構成成分の形状等が第一構造例の場合と変わ
る場合もあるが、以下の説明においては、同一名称の構
成成分には第一構造例で用いた番号と同一番号を付して
説明する。
い。また、構成成分の形状等が第一構造例の場合と変わ
る場合もあるが、以下の説明においては、同一名称の構
成成分には第一構造例で用いた番号と同一番号を付して
説明する。
第二構造の実施例
ＦＥＴの第二横通例につき第３図を参照して説明する。
この実施例の構造では、特に下地３０上に設けた下側絶
縁層３６の断面形状および使用材胃が第一構造例の場合
とは異なる。この実施例では、下側絶縁層３６％ＰＳＧ
或いはＢＰＳＧで形成してもよいが、ここではこれら以
外の絶縁材料、例えば、Ｓ Ｉ Ｏ２で形成しである。
縁層３６の断面形状および使用材胃が第一構造例の場合
とは異なる。この実施例では、下側絶縁層３６％ＰＳＧ
或いはＢＰＳＧで形成してもよいが、ここではこれら以
外の絶縁材料、例えば、Ｓ Ｉ Ｏ２で形成しである。
このため、下側ｗ！！ｍ層３６の層厚は滑らかに連続的
に変わるのではなく、階段的に変化しでいる。すなわち
凸部３２と接触している部分では膜厚が大で、それ以外
の、下地平坦部３４上のほとんど部分では膜厚は薄くて
平坦面を有している。これに対応しで、主電極領域３８
および４０は、平坦部３４上では厚くなり、凸部３２と
の接触部では薄くなっている。
に変わるのではなく、階段的に変化しでいる。すなわち
凸部３２と接触している部分では膜厚が大で、それ以外
の、下地平坦部３４上のほとんど部分では膜厚は薄くて
平坦面を有している。これに対応しで、主電極領域３８
および４０は、平坦部３４上では厚くなり、凸部３２と
の接触部では薄くなっている。
このようにしても、下地凸部３２の上端縁の側面と主電
極類ｔ＊３８および４０とを接合させ、凸部３２の上面
にゲート絶縁膜４４を介してゲート電極４６を設けてい
る点等は第一構造例の場合と変わらない。
極類ｔ＊３８および４０とを接合させ、凸部３２の上面
にゲート絶縁膜４４を介してゲート電極４６を設けてい
る点等は第一構造例の場合と変わらない。
第三構造の実施例
ＦＥＴの第三構造例につき第４図を参照して説明する。
この実施例では、第一および第二主電極領域３８および
４０が下地凸部３２と上端縁のコーナ一部すなわち側面
と上面と、チャネル幅方向に沿って、それぞれ接合して
いる。このため、この実施例では、下側絶縁層３６は第
二構造例と同様に設けてある。しかし、主電極領域３８
および４０は、この下側絶縁層３６の上側であって、し
かも、部分的に凸部３２の上面に、チャネル長方向に、
僅かに突出して設けてある。側面と上面でのそれぞれの
接合面積の合計の接合面積は、この実施例でも、第一お
よび第二構造例の場合と同様に、素子特性に悪影響＃を
及ぼさない程度の最小限度の面積とするのが好適である
。
４０が下地凸部３２と上端縁のコーナ一部すなわち側面
と上面と、チャネル幅方向に沿って、それぞれ接合して
いる。このため、この実施例では、下側絶縁層３６は第
二構造例と同様に設けてある。しかし、主電極領域３８
および４０は、この下側絶縁層３６の上側であって、し
かも、部分的に凸部３２の上面に、チャネル長方向に、
僅かに突出して設けてある。側面と上面でのそれぞれの
接合面積の合計の接合面積は、この実施例でも、第一お
よび第二構造例の場合と同様に、素子特性に悪影響＃を
及ぼさない程度の最小限度の面積とするのが好適である
。
また、この場合、主電極領域３８および４０を、凸部３
２上に設けたゲート絶縁膜４４の上面よりも高くなるよ
うな厚い膜厚で設けてある。
２上に設けたゲート絶縁膜４４の上面よりも高くなるよ
うな厚い膜厚で設けてある。
また、この第三構造例では、主電極類ｔ＊３８および４
０が、凸部３２の上面に、両上端締から、チャネル長方
向にせり出しているので、ゲート絶縁膜４４は、チャネ
ル長方向においては、凸部３２の上面よりも狭い幅で、
チャネル幅方向には全幅にわたり設けられでいる。そし
で、ゲート電極４６は、このゲート絶縁膜４４上に、主
電極領域３８および４ｏとは上側絶縁層４２の一部分（
４２ｂ） ！介して絶！！されて、設けられている。
０が、凸部３２の上面に、両上端締から、チャネル長方
向にせり出しているので、ゲート絶縁膜４４は、チャネ
ル長方向においては、凸部３２の上面よりも狭い幅で、
チャネル幅方向には全幅にわたり設けられでいる。そし
で、ゲート電極４６は、このゲート絶縁膜４４上に、主
電極領域３８および４ｏとは上側絶縁層４２の一部分（
４２ｂ） ！介して絶！！されて、設けられている。
第四構造の実施例
ＦＥＴの第四構造例につき第５図を参照しで説明する。
この第四構造例の特色は、第一および第二主電極領域３
８および４０が下地３ｏと、凸部３２の上面と接合しで
いること、下側絶縁層３６を下地平坦部３２上に、凸部
３２を丁度埋め込むように、凸部の上面と同し高さにま
で、平坦に設けでいること、および、主電極領域３８お
よび４０を画成する上側絶縁層４２の部分４２ａをポリ
シリコン層上に酸化防止膜を設け、熱酸化することによ
って得ていることにある。
８および４０が下地３ｏと、凸部３２の上面と接合しで
いること、下側絶縁層３６を下地平坦部３２上に、凸部
３２を丁度埋め込むように、凸部の上面と同し高さにま
で、平坦に設けでいること、および、主電極領域３８お
よび４０を画成する上側絶縁層４２の部分４２ａをポリ
シリコン層上に酸化防止膜を設け、熱酸化することによ
って得ていることにある。
この場合には、下側絶縁層３６を、第２構造例の場合と
同様に５ｉ０２等の絶縁層で形成するのが好適である。
同様に５ｉ０２等の絶縁層で形成するのが好適である。
また、下側絶縁層３６で、素子分離が充分に出来ている
場合には、下地凸部３２の高さは、ここにチャネルが形
成される領域が確保できる程度に設定できる。主電極領
域３８および４０はミ下側絶縁層３６上であって、凸部
３２の上面より上側に位置しており、凸部３２とは、側
面では接合していない。
場合には、下地凸部３２の高さは、ここにチャネルが形
成される領域が確保できる程度に設定できる。主電極領
域３８および４０はミ下側絶縁層３６上であって、凸部
３２の上面より上側に位置しており、凸部３２とは、側
面では接合していない。
また、上側絶縁層４２を構成する部分のうち、主電極領
域を画成し下側絶縁層３６とつながる部分４２ａは、主
電極領域を形成するためのポリシリコンを熱酸化して得
た素子分離のための酸化膜すなわちＳｉＯ２膜である。
域を画成し下側絶縁層３６とつながる部分４２ａは、主
電極領域を形成するためのポリシリコンを熱酸化して得
た素子分離のための酸化膜すなわちＳｉＯ２膜である。
また、上側絶縁層４２のその他の部分は、ポリシリコン
の熱酸化膜４２ｂとすることができるが、他の方法で設
けた適当な絶縁膜としてもよい。
の熱酸化膜４２ｂとすることができるが、他の方法で設
けた適当な絶縁膜としてもよい。
第五構造の実施例
次に、ＦＥＴの第五構造の実施例につき第６図を参照し
て説明する。
て説明する。
この第五構造例の特色は、第三構造例の場合と同様に、
第一および第二主電極領域３８および４０と下地３０と
の接合を、凸部３２の側面と上面とで行っていること、
および、第四構造例の場合と同様に主電極領域３８およ
び４０を画成する上側絶縁層４２の部分４２ａをポリシ
リコン層上に酸化防止膜を設けて熱酸化して得ているこ
とにある。
第一および第二主電極領域３８および４０と下地３０と
の接合を、凸部３２の側面と上面とで行っていること、
および、第四構造例の場合と同様に主電極領域３８およ
び４０を画成する上側絶縁層４２の部分４２ａをポリシ
リコン層上に酸化防止膜を設けて熱酸化して得ているこ
とにある。
このため、下側絶縁層３６は第二および第三構造と同様
に構成してあり、主電極領域３８および４０を、その上
側であってしかも凸部３２の上端縁の側面および上面と
、チャネル幅方向に沿って、チャネル幅全体にわたり、
接合した構造となっている。また、上側総締層４２は、
第四構造の場合と同様に主電極領域３８および４０を画
成するための部分を、ポリシリコンを熱酸化して下側絶
縁層３６とつながるように設けたＳｉＯ２膜４２膜上２
ａある。その他の部分をポリシリコンの熱酸化膜４２ｂ
としてあるが、他の絶縁膜であってもよい。
に構成してあり、主電極領域３８および４０を、その上
側であってしかも凸部３２の上端縁の側面および上面と
、チャネル幅方向に沿って、チャネル幅全体にわたり、
接合した構造となっている。また、上側総締層４２は、
第四構造の場合と同様に主電極領域３８および４０を画
成するための部分を、ポリシリコンを熱酸化して下側絶
縁層３６とつながるように設けたＳｉＯ２膜４２膜上２
ａある。その他の部分をポリシリコンの熱酸化膜４２ｂ
としてあるが、他の絶縁膜であってもよい。
この発明のＦＥＴは上述した第一〜第五構造例にのみ限
定されるものではない。例えば、第一および第二主電極
領域と下地との接合部は、凸部の上端縁近傍に限定され
るものではなく、凸部の側面であれば良い。また、上述
した各図示例では、図示の便宜のため中間絶縁層を省略
して示しであるが、中間絶縁層を設けた構造とするのが
良い。
定されるものではない。例えば、第一および第二主電極
領域と下地との接合部は、凸部の上端縁近傍に限定され
るものではなく、凸部の側面であれば良い。また、上述
した各図示例では、図示の便宜のため中間絶縁層を省略
して示しであるが、中間絶縁層を設けた構造とするのが
良い。
ＦＥＴの製造方法の説明
尚、以下の実施例では、下地としてｐ型シリコン基板を
用いてＮチャネル型のＦＥＴを製造する例につき説明す
る。尚、最初に第一構造例の製法の実施例につき説明し
、その後で、第二、第三、第四および第五構造の製法の
実施例を説明するが、第一構造の製法の実施例と相違点
につき主として説明する。尚、参照する各図においで、
形状、作製工程が異なっても、共通する機能を有する構
成成分については、同一番号を付しで示しである。
用いてＮチャネル型のＦＥＴを製造する例につき説明す
る。尚、最初に第一構造例の製法の実施例につき説明し
、その後で、第二、第三、第四および第五構造の製法の
実施例を説明するが、第一構造の製法の実施例と相違点
につき主として説明する。尚、参照する各図においで、
形状、作製工程が異なっても、共通する機能を有する構
成成分については、同一番号を付しで示しである。
第一構造の製法の実施例
次に、第７図（Ａ）〜第７図（０）および第８図（Ａ）
〜第８図（０）を参照して説明する。ここで、第７図は
、第１図（Ａ）のｌｌｌ−Ｉｎ線上の断面に対応する断
面図であり、第８図は第１図（Ａ）のＩＶ−ｒＶ線上の
断面に対応する断面図である。
〜第８図（０）を参照して説明する。ここで、第７図は
、第１図（Ａ）のｌｌｌ−Ｉｎ線上の断面に対応する断
面図であり、第８図は第１図（Ａ）のＩＶ−ｒＶ線上の
断面に対応する断面図である。
先ず、第１工程においで、下地３０の上面にグミー膜パ
ターン６２を形成する（第７図（Ｂ）、第８図（Ｂ））
。このため、下地としてのｐ型Ｓｉ基板３０の全面上に
適当な方法で適当な膜厚例えば０．２ｕｍ程度の絶縁膜
例えば窒化膜６０を被覆する（第７図（Ａ）、第８図（
Ａ））。
ターン６２を形成する（第７図（Ｂ）、第８図（Ｂ））
。このため、下地としてのｐ型Ｓｉ基板３０の全面上に
適当な方法で適当な膜厚例えば０．２ｕｍ程度の絶縁膜
例えば窒化膜６０を被覆する（第７図（Ａ）、第８図（
Ａ））。
次に、ホトリソエツチング技術を用いて、窒化！６１エ
ツチングし、ダミー膜パターン６２を形成する（第７図
（Ｂ）、第８図（Ｂ））。このダミー膜パターン６２は
、これにより実質的にゲート長およびゲート幅が決まる
。
ツチングし、ダミー膜パターン６２を形成する（第７図
（Ｂ）、第８図（Ｂ））。このダミー膜パターン６２は
、これにより実質的にゲート長およびゲート幅が決まる
。
次に、第２工程においで、ホトリソエツチングまたは適
当な他のエツチング技術を用いて、ダミー膜パターン６
２で覆われていない基板３０の部分を、基板面から下方
へ設計に応じた適当な深さだけ、例えば、０．６ｕｍ程
度の深さだけ、エツチングし下地平坦部３４を形成する
。基板３０のエツチングされなかった部分が下地凸部３
２として残存する（第７図（Ｂ）、第８図（Ｂ））。こ
の凸部３２には、いずれかの箇所にＦＥＴの動作時にチ
ャネルが形成される。
当な他のエツチング技術を用いて、ダミー膜パターン６
２で覆われていない基板３０の部分を、基板面から下方
へ設計に応じた適当な深さだけ、例えば、０．６ｕｍ程
度の深さだけ、エツチングし下地平坦部３４を形成する
。基板３０のエツチングされなかった部分が下地凸部３
２として残存する（第７図（Ｂ）、第８図（Ｂ））。こ
の凸部３２には、いずれかの箇所にＦＥＴの動作時にチ
ャネルが形成される。
次に、第３工程においで、この凸部３２の側面と接触す
る下側絶縁層３６を形成する（第７図（Ｅ）、第８図（
Ｅ））。
る下側絶縁層３６を形成する（第７図（Ｅ）、第８図（
Ｅ））。
このため、第２工程で得られた構造体の全面上に、熱フ
ローを起す絶縁材料を適当な方法で被覆し仮つの絶縁被
膜６４を形成する（第７図（Ｃ）、第８図（Ｃ））。こ
の実施例では、この絶縁材料を、好ましくは、例えばＰ
ＳＧまたはＢＰＳＧとするのが良い。ＰＳＧの場合には
、好ましくは、Ｐ２Ｏ，濃度が８ｍ０１％程度のものと
し、膜厚を０．４ｕｍ程度とするのが良い。続いて、こ
のＰＳＧ被膜６４を熱フローさせて整形を行い、特に、
凸部３２上での膜厚を設計通りの値となるようにする。
ローを起す絶縁材料を適当な方法で被覆し仮つの絶縁被
膜６４を形成する（第７図（Ｃ）、第８図（Ｃ））。こ
の実施例では、この絶縁材料を、好ましくは、例えばＰ
ＳＧまたはＢＰＳＧとするのが良い。ＰＳＧの場合には
、好ましくは、Ｐ２Ｏ，濃度が８ｍ０１％程度のものと
し、膜厚を０．４ｕｍ程度とするのが良い。続いて、こ
のＰＳＧ被膜６４を熱フローさせて整形を行い、特に、
凸部３２上での膜厚を設計通りの値となるようにする。
この熱フロー時の温度を例えば１０００℃とし、時間ｔ
３０分程度とする。
３０分程度とする。
この整形済みのＰＳＧ被膜を６６で示す（第７図（Ｄ）
、第８図（Ｄ））。この被膜６６の断面形状（ｐｒｏｆ
ｉｌｅ）は、凸部３２上から平坦部３４上に向って順次
滑らかに変化し、平坦部３４上では平らとなる。
、第８図（Ｄ））。この被膜６６の断面形状（ｐｒｏｆ
ｉｌｅ）は、凸部３２上から平坦部３４上に向って順次
滑らかに変化し、平坦部３４上では平らとなる。
次に、この整形済みＰＳＧ被膜６６に対し、ウェットエ
ツチングを行って、このウェットエツチングで残存した
ＰＳＧ被膜部分で下側絶縁層３６を形成する（第７図（
Ｅ）、第８図（Ｅ））。このウェットエツチングによっ
て、整形済みＰＳＧ被膜６６はその全面にわたり等しい
深さだけエツチング除去される。従って、下側絶縁層３
６の図示の断面形状は、凸部３２の側面と接触する箇所
で最大膜厚となり、凸部３２がら離れるにつれて順次に
滑らかに膜厚が減少し、凸部３２がら少し離れた平坦部
３４上では膜厚が均一となる形状となっている。
ツチングを行って、このウェットエツチングで残存した
ＰＳＧ被膜部分で下側絶縁層３６を形成する（第７図（
Ｅ）、第８図（Ｅ））。このウェットエツチングによっ
て、整形済みＰＳＧ被膜６６はその全面にわたり等しい
深さだけエツチング除去される。従って、下側絶縁層３
６の図示の断面形状は、凸部３２の側面と接触する箇所
で最大膜厚となり、凸部３２がら離れるにつれて順次に
滑らかに膜厚が減少し、凸部３２がら少し離れた平坦部
３４上では膜厚が均一となる形状となっている。
上述した「整形」とは、ダミー膜パターン６２上と、平
坦部３４上の両方に等しい膜厚で形成されたＰＳＧまた
はＢＰＳＧを熱フローによってダミー膜パターン６２上
と下地平坦部３４上のそれぞれの膜厚に適当な差を生し
させることを意味する。
坦部３４上の両方に等しい膜厚で形成されたＰＳＧまた
はＢＰＳＧを熱フローによってダミー膜パターン６２上
と下地平坦部３４上のそれぞれの膜厚に適当な差を生し
させることを意味する。
つまり、第１４図（Ａ）に示すようにダミー膜パターン
６２上の膜厚を薄くしておけばその後のウェットエツチ
ングによって第１４図（Ｂ）に示すように、ＰＳＧ膜の
均一なエツチングによって元の形状を反映しで、所望の
凸部側壁上部が露出し、かつ、平坦部３４上にＰＳＧ膜
が残ることになる。
６２上の膜厚を薄くしておけばその後のウェットエツチ
ングによって第１４図（Ｂ）に示すように、ＰＳＧ膜の
均一なエツチングによって元の形状を反映しで、所望の
凸部側壁上部が露出し、かつ、平坦部３４上にＰＳＧ膜
が残ることになる。
従って、「整形」はＰＳＧの被覆膜厚と、そのフロー条
件およびウェットエツチング条件を制御し、最終的に所
望する露出部の大きざと、平坦部３４上の残存するＰＳ
Ｇ膜厚をそれぞれ得るためにＰＳＧ膜の形状を整えるこ
とになる。
件およびウェットエツチング条件を制御し、最終的に所
望する露出部の大きざと、平坦部３４上の残存するＰＳ
Ｇ膜厚をそれぞれ得るためにＰＳＧ膜の形状を整えるこ
とになる。
この実施例では、好ましくは、平坦部３４上の平らな部
分の下側絶縁層３６の膜厚を約０．３ｕｍとするのが良
い。また、凸部３２の上端縁から側面上の下側綿！！ｆ
ｆ１３６の上端までの距Ｍ（凸部側面の露出する距Ｍ）
を、設計に応じた適切な距離となるようにするが、この
露出距離は上述した凸部３２の上面の整形済みＰＳＧ被
膜６６の膜厚とウェットエツチング量によって決まる。
分の下側絶縁層３６の膜厚を約０．３ｕｍとするのが良
い。また、凸部３２の上端縁から側面上の下側綿！！ｆ
ｆ１３６の上端までの距Ｍ（凸部側面の露出する距Ｍ）
を、設計に応じた適切な距離となるようにするが、この
露出距離は上述した凸部３２の上面の整形済みＰＳＧ被
膜６６の膜厚とウェットエツチング量によって決まる。
そしで、この露出距離を、好ましくは、後工程で行われ
る熱処理工程後の最終的な値が、例えば、０．０５ａｍ
程度となるような、値とするのが良い。これを達成する
ためには、第３工程において形成するＰＳＧ被膜６４の
膜厚と、その熱フロー条件と、ウェットエツチング量と
を適当に設定すれば良い。尚、この下層絶線層３６は、
後工程で形成される第一および第二主電極領域（すなわ
ち、ソース・トレイン導電層）が直接下地と接触する面
積を小さくして主電極領域と下地との接合容Ｎを小ざく
するために設けた層であるので、この下側絶縁層３６の
膜厚は、適当に定めれば良い、尚、主電極領域とは、素
子完戒峙にソース・トレイン導電層となっている領域の
ことであるが、説明の便宜上、これら導電層となる予定
の段階の領域を含めて主電極領域と称する。
る熱処理工程後の最終的な値が、例えば、０．０５ａｍ
程度となるような、値とするのが良い。これを達成する
ためには、第３工程において形成するＰＳＧ被膜６４の
膜厚と、その熱フロー条件と、ウェットエツチング量と
を適当に設定すれば良い。尚、この下層絶線層３６は、
後工程で形成される第一および第二主電極領域（すなわ
ち、ソース・トレイン導電層）が直接下地と接触する面
積を小さくして主電極領域と下地との接合容Ｎを小ざく
するために設けた層であるので、この下側絶縁層３６の
膜厚は、適当に定めれば良い、尚、主電極領域とは、素
子完戒峙にソース・トレイン導電層となっている領域の
ことであるが、説明の便宜上、これら導電層となる予定
の段階の領域を含めて主電極領域と称する。
次に、第４工程においで、下側絶縁層３６上に、ダミー
膜パターン６２の膜面と同じ高さにまでポリシリコン層
７０を形成する（第７図（「）、第８図（Ｆ））。
膜パターン６２の膜面と同じ高さにまでポリシリコン層
７０を形成する（第７図（「）、第８図（Ｆ））。
このため、先ず、第７図（Ｅ）および第８図（Ｅ）で示
すような、第３工程で得られた構造体上全面に、ポリシ
リコンの予備膜６８（図中、破線で示す）を形成する。
すような、第３工程で得られた構造体上全面に、ポリシ
リコンの予備膜６８（図中、破線で示す）を形成する。
この予備膜６８の上面を平坦面とするか、或いは、ポリ
シリコンとエツチングレイトが等しいレジストを用いて
平坦面にする。
シリコンとエツチングレイトが等しいレジストを用いて
平坦面にする。
続いて、この予備膜６８を、ダミー膜パターン６２をエ
ツチングストッパとして用いて、このダミー膜パターン
６２の膜面までエッチバックしで、上述のポリシリコン
層７０を得る（第７図（Ｆ）、第８図（Ｆ））。このポ
リシリコン層７０は、上述した凸部３２の露出側面と接
触している。
ツチングストッパとして用いて、このダミー膜パターン
６２の膜面までエッチバックしで、上述のポリシリコン
層７０を得る（第７図（Ｆ）、第８図（Ｆ））。このポ
リシリコン層７０は、上述した凸部３２の露出側面と接
触している。
次に、第５工程においで、ポリシリコン層７０を部分的
に熱酸化しで、第一および第二主電極領域３８および４
０と、上側絶縁層４２を構成するシリコン酸化膜（４２
ａ、４２ｂ）！形成する（第７図（Ｈ）、第８図（Ｈ）
）。
に熱酸化しで、第一および第二主電極領域３８および４
０と、上側絶縁層４２を構成するシリコン酸化膜（４２
ａ、４２ｂ）！形成する（第７図（Ｈ）、第８図（Ｈ）
）。
このため、凸部３２の、チャネル長方向の一方の側に第
一主電極領域３８を予備画成し、および他方の側に第二
主電極類１ｔｉ４０を予備画成するために、これら両辛
頁土或３８および４０となるべき以外のポリシリコン層
７０の部分を、その膜厚の一部分にわたってエツチング
除去する（第７図（Ｇ）、第８図（Ｇ））。従って、チ
ャネル長方向においては、凸部３２から所定の範囲を越
えた領域のポリシリコンをエツチング除去すると共に（
第７図（Ｇ））、チャネル幅方向においては、凸部３２
の両端面を境界としてその外側領域のポリシリコンをエ
ツチング除去する。このエツチングの深さは均一とする
（第８図（Ｇ））。
一主電極領域３８を予備画成し、および他方の側に第二
主電極類１ｔｉ４０を予備画成するために、これら両辛
頁土或３８および４０となるべき以外のポリシリコン層
７０の部分を、その膜厚の一部分にわたってエツチング
除去する（第７図（Ｇ）、第８図（Ｇ））。従って、チ
ャネル長方向においては、凸部３２から所定の範囲を越
えた領域のポリシリコンをエツチング除去すると共に（
第７図（Ｇ））、チャネル幅方向においては、凸部３２
の両端面を境界としてその外側領域のポリシリコンをエ
ツチング除去する。このエツチングの深さは均一とする
（第８図（Ｇ））。
このエツチングにより、これら主電極領域の予備境界が
出来る。このエツチングにより、薄くなった部分のポリ
シリコン層の膜厚は、後工程の熱処理によって形成され
た酸化膜が、下層絶縁層３６に達する厚さとする。この
実施例では、この予備境界形成のためのエツチング深さ
を、例えば０．３ｕｍ程度とする。
出来る。このエツチングにより、薄くなった部分のポリ
シリコン層の膜厚は、後工程の熱処理によって形成され
た酸化膜が、下層絶縁層３６に達する厚さとする。この
実施例では、この予備境界形成のためのエツチング深さ
を、例えば０．３ｕｍ程度とする。
続いて、このエツチングにより残存したポリシリコン層
７０の部分に対し、熱酸化処理を行う。これにより、上
側絶縁層４２と、主電極領域３８および４０とが同時に
形成される（第７図（目）、第８図（ロ））。このとき
、この熱酸化処理で酸化しないで残存したポリシリコン
が主電極領域３８および４０を構成し、酸化しで得られ
たシリコン酸化膜が上側絶縁層４２となる。この上側絶
縁層４２のうち、主電極領域３８および４０を囲み、下
層絶縁層３６とつながって素子分Ｍ領域と機能する部分
を４２ａで示し、また、その他の部分、例えば主電極領
域３８および４０の上側のシリコン酸化膜部分を４２ｂ
で示す。この後者の、シリコン酸化膜４２ｂは、主電極
領域３８および４０と、後工程で設けられるゲート電極
との間の絶縁膜ともなる。そしで、好ましくは、主電極
領域３８および４０の上面が、凸部３２の上面とほぼ同
じ高さとなるように、ポリシリコンの熱酸化を行うのが
良い。
７０の部分に対し、熱酸化処理を行う。これにより、上
側絶縁層４２と、主電極領域３８および４０とが同時に
形成される（第７図（目）、第８図（ロ））。このとき
、この熱酸化処理で酸化しないで残存したポリシリコン
が主電極領域３８および４０を構成し、酸化しで得られ
たシリコン酸化膜が上側絶縁層４２となる。この上側絶
縁層４２のうち、主電極領域３８および４０を囲み、下
層絶縁層３６とつながって素子分Ｍ領域と機能する部分
を４２ａで示し、また、その他の部分、例えば主電極領
域３８および４０の上側のシリコン酸化膜部分を４２ｂ
で示す。この後者の、シリコン酸化膜４２ｂは、主電極
領域３８および４０と、後工程で設けられるゲート電極
との間の絶縁膜ともなる。そしで、好ましくは、主電極
領域３８および４０の上面が、凸部３２の上面とほぼ同
じ高さとなるように、ポリシリコンの熱酸化を行うのが
良い。
次に、第６工程においで、ダミー膜パターンを適当な方
法で除去する（第７図（１）、第８図（Ｉ））、例えば
、本実施例では加熱したＨ３ ＰＯ，（熱リン酸）によ
って選択的にウェット除去すれば良い。この除去により
、凸部３２の上面全域か露出する。このときできた、周
囲が上側絶縁層４２ｂで囲まれたゲート溝（穴またはホ
ール）を５６で示す。
法で除去する（第７図（１）、第８図（Ｉ））、例えば
、本実施例では加熱したＨ３ ＰＯ，（熱リン酸）によ
って選択的にウェット除去すれば良い。この除去により
、凸部３２の上面全域か露出する。このときできた、周
囲が上側絶縁層４２ｂで囲まれたゲート溝（穴またはホ
ール）を５６で示す。
次に、第７工程において、ゲート絶縁膜４４を凸部３２
の上面に形成する（第７図（Ｊ）、第８図（ｊ））。こ
のゲート絶縁膜４４は、適当な方法で形成できるが、こ
の実施例では、下地凸部３２のシリコンを熱酸化してシ
リコン酸化膜として形成する。その膜厚を、好ましくは
、２００λ程度とする。
の上面に形成する（第７図（Ｊ）、第８図（ｊ））。こ
のゲート絶縁膜４４は、適当な方法で形成できるが、こ
の実施例では、下地凸部３２のシリコンを熱酸化してシ
リコン酸化膜として形成する。その膜厚を、好ましくは
、２００λ程度とする。
次に、第８工程においで、このゲート絶縁層４４上にゲ
ート電極４６を形成する（第７図（Ｍ）、第８図（Ｍ）
）。このゲート電極４６は、最初に形成したダミー膜パ
ターンを除去して得られているゲート溝５６中に形成す
るので、凸部３２に対し自己整合的に形成される。また
、ゲート電極４６の形成材料は高濃度にリンを含有した
低抵抗のポリシリコンである。そのため、先ず、第７工
程で得られた構造体の上側全面に、ポリシリコン層７２
を約０．３ｕｍ程度堆積させる（第７図（Ｋ）、第８図
（Ｋ））。
ート電極４６を形成する（第７図（Ｍ）、第８図（Ｍ）
）。このゲート電極４６は、最初に形成したダミー膜パ
ターンを除去して得られているゲート溝５６中に形成す
るので、凸部３２に対し自己整合的に形成される。また
、ゲート電極４６の形成材料は高濃度にリンを含有した
低抵抗のポリシリコンである。そのため、先ず、第７工
程で得られた構造体の上側全面に、ポリシリコン層７２
を約０．３ｕｍ程度堆積させる（第７図（Ｋ）、第８図
（Ｋ））。
続いて、このポリシリコン層７２に、この実施例では例
えばＰ（リン）を注入した後熱拡散を行って、ポリシリ
コン層７２を高濃度のＮ型導電層に変える（第７図（シ
）、第８図（シ））。
えばＰ（リン）を注入した後熱拡散を行って、ポリシリ
コン層７２を高濃度のＮ型導電層に変える（第７図（シ
）、第８図（シ））。
その後、ホトリソエツチング技術を用いて、このＮ型導
電層のバターニングを行ってゲート電極４６を形成する
（第７図（Ｍ）、第８図（Ｍ））。
電層のバターニングを行ってゲート電極４６を形成する
（第７図（Ｍ）、第８図（Ｍ））。
次に、第９工程においで、従来のＦＥＴの製造工程の場
合と同様に、上側絶縁層４２の一部分を構成する中間絶
縁層７４を設ける。この中間絶縁層７４は、所要に応じ
設ければ良く、例えばＰＳＧを一旦堆積した後に、これ
を熱フロー処理して形成する。然る後、この上側絶縁層
４２の所要の閉所にコンタクトホール５２．５４および
７８をそれぞれ設ける（第７図（Ｎ）、第８図（Ｎ））
、このコンタクトホール５２および５４を開けた後、第
一および第二主電極領域３８および４ｏに対し、これ８
Ｎ型導電層とするための例えばＰ（リン）またはＡｓ（
ヒ素）をインプランテーションを行う。この場合のイオ
ン注入濃度を、好ましくはＴｏ”／ｃｍ２とするのが良
い。
合と同様に、上側絶縁層４２の一部分を構成する中間絶
縁層７４を設ける。この中間絶縁層７４は、所要に応じ
設ければ良く、例えばＰＳＧを一旦堆積した後に、これ
を熱フロー処理して形成する。然る後、この上側絶縁層
４２の所要の閉所にコンタクトホール５２．５４および
７８をそれぞれ設ける（第７図（Ｎ）、第８図（Ｎ））
、このコンタクトホール５２および５４を開けた後、第
一および第二主電極領域３８および４ｏに対し、これ８
Ｎ型導電層とするための例えばＰ（リン）またはＡｓ（
ヒ素）をインプランテーションを行う。この場合のイオ
ン注入濃度を、好ましくはＴｏ”／ｃｍ２とするのが良
い。
続いて、注入イオンの熱拡散処理を行う。ここで、主電
極領域はポリシリコンで形成されでいるため、リン（Ｐ
）、ヒ素（Ａｓ）等の拡散速度は単結晶シリコン中より
速い。このため、コンタクトホールを介しで注入された
不純物は主電極領域全域にわたって容易に拡散できる。
極領域はポリシリコンで形成されでいるため、リン（Ｐ
）、ヒ素（Ａｓ）等の拡散速度は単結晶シリコン中より
速い。このため、コンタクトホールを介しで注入された
不純物は主電極領域全域にわたって容易に拡散できる。
次に、第１０工程においで、従来のＦＥＴの製造工程の
場合と同様に、このコンタクトホール５２および５４を
経て第一および第二主電極領域３８および４０に接触す
る第一および第二主電極４８および５０を形成する（第
７図（○）、第８図（Ｏ））。その後、各電極に対し所
要の配線を形成する。
場合と同様に、このコンタクトホール５２および５４を
経て第一および第二主電極領域３８および４０に接触す
る第一および第二主電極４８および５０を形成する（第
７図（○）、第８図（Ｏ））。その後、各電極に対し所
要の配線を形成する。
上述した、第一構造の製造方法によれば、素子分Ｍ領域
と主電極領域とが同時に形成できる。また、最初にダミ
ー膜パターンを設けでおき、このパターンを除去して得
られたゲート溝にゲート電極を形成するので、ゲート電
極を自己整合的に形成することができる。また、主電極
領域と下地との接合面積を小ざくできると共に、接合部
以外での主電極領域を厚く形成できる。
と主電極領域とが同時に形成できる。また、最初にダミ
ー膜パターンを設けでおき、このパターンを除去して得
られたゲート溝にゲート電極を形成するので、ゲート電
極を自己整合的に形成することができる。また、主電極
領域と下地との接合面積を小ざくできると共に、接合部
以外での主電極領域を厚く形成できる。
さらに、上述した実施例は、単なる好適例を示したにす
ぎず、この発明は上述した実施例にのみ限定されるもの
ではないことを理解されたい。例えば、上述した実施例
はＮ型チャネルのＦＥＴについて説明したがＰ型チャネ
ルのＦＥＴであってもよい、その場合には、基板をＮ型
基板とするか、Ｐ型基板中にＮウェルを形成し、このＮ
ウェル内にＰ型チャネルのＦＥＴＧ作り込んでもよい。
ぎず、この発明は上述した実施例にのみ限定されるもの
ではないことを理解されたい。例えば、上述した実施例
はＮ型チャネルのＦＥＴについて説明したがＰ型チャネ
ルのＦＥＴであってもよい、その場合には、基板をＮ型
基板とするか、Ｐ型基板中にＮウェルを形成し、このＮ
ウェル内にＰ型チャネルのＦＥＴＧ作り込んでもよい。
ざらに、導電層をＮ型としたが、Ｐ型溝電層とする場合
には、第９工程においでボロン（Ｂ）またはフッ化ポロ
ン（ＢＦ２ ）をイオン注入した後に、熱拡散させれば
良い。
には、第９工程においでボロン（Ｂ）またはフッ化ポロ
ン（ＢＦ２ ）をイオン注入した後に、熱拡散させれば
良い。
第二構造の製造方法の実施例
次に、ＦＥＴの第二構造の製造方法の実施例につき第９
図（Ａ）〜第９図（Ｆ）を参照して説明する。
図（Ａ）〜第９図（Ｆ）を参照して説明する。
この方法は、既に説明した第一構造の製造方法（以下、
単に第一製法と略称する）とは、第３工程および第４工
程が異なり、他の工程は実質的に同一であるので、この
相違する工程につき主として説明する。
単に第一製法と略称する）とは、第３工程および第４工
程が異なり、他の工程は実質的に同一であるので、この
相違する工程につき主として説明する。
この実施例では、下側絶縁層３６の構成材料を結締材料
例えばＳｉＯ２とし、下地凸部３２と主電極領域３８お
よび４０との接合部をポリシリコンのサイドウオールで
形成する方法である。
例えばＳｉＯ２とし、下地凸部３２と主電極領域３８お
よび４０との接合部をポリシリコンのサイドウオールで
形成する方法である。
そのため、この製法では、第一製法の第３工程を以下の
ように変えて行う。
ように変えて行う。
この実施例では、第一製法の第２工程で得られた構造体
（第７図（８）、第８図（Ｂ）に示す）の上側全面に、
ＣＶＤ法により、平坦面を有するように第一予備ＳｉＯ
２膜８２＠−旦堆積する（第９図（Ａ）に破線で示す）
、この場合、第一予備ＳｉＯ２膜８０の平坦面が得られ
ない場合には、ＳｉＯ２とエツチングレイトが等しいレ
ジストを用いて平坦面を形成しておく。
（第７図（８）、第８図（Ｂ）に示す）の上側全面に、
ＣＶＤ法により、平坦面を有するように第一予備ＳｉＯ
２膜８２＠−旦堆積する（第９図（Ａ）に破線で示す）
、この場合、第一予備ＳｉＯ２膜８０の平坦面が得られ
ない場合には、ＳｉＯ２とエツチングレイトが等しいレ
ジストを用いて平坦面を形成しておく。
続いて、ダミー膜パターン６２の窒化膜をエツチングス
トッパとし、かつ、ＳｉＯ２のエッチバック技術を用い
て、ダミー膜パターン６２の膜面と同一の面までエツチ
ング除去して第二予備ＳｉＯ２膜８４膜形４する（第９
図（Ａ））。
トッパとし、かつ、ＳｉＯ２のエッチバック技術を用い
て、ダミー膜パターン６２の膜面と同一の面までエツチ
ング除去して第二予備ＳｉＯ２膜８４膜形４する（第９
図（Ａ））。
続いて、この第二予備ＳｉＯ２膜８４膜形４膜面から下
方へ、凸部３２の高さ方向の一部分にわたる深さ、好ま
しくは、凸部３２の上面から約０．０５ｕｍの深さまで
異方性エツチング（ドライエツチング）によってエツチ
ング除去して第三予備ＳｉＯ２膜８６膜形６する。この
エツチングにより、凸部３２の上端線側の周側面および
ダミー膜パターン６２の周側面が露出する（第９図（Ｂ
））。
方へ、凸部３２の高さ方向の一部分にわたる深さ、好ま
しくは、凸部３２の上面から約０．０５ｕｍの深さまで
異方性エツチング（ドライエツチング）によってエツチ
ング除去して第三予備ＳｉＯ２膜８６膜形６する。この
エツチングにより、凸部３２の上端線側の周側面および
ダミー膜パターン６２の周側面が露出する（第９図（Ｂ
））。
次に、ポリシリコンに対する異方性エツチング技術を利
用して上述した周側面にポリシリコンのサイドウオール
９ｏを形成する。このため、第９図ＣＢ）の構造体の全
面にポリシリコンを例えば０．４ｕｍ程度堆積させて、
膜厚の均一な予備ポリシリコン膜８８を一旦形成する（
第９図（Ｃ）に破線で示す）、続いて、異方性エツチン
グを行っでＳｉＯ２膜８６の膜面までエツチング除去す
ると、上述したポリシリコンのサイドウオール９ｏが残
存し、このとき、ダミー膜パターン６２の上面も再び露
出する（第９図（Ｃ））。
用して上述した周側面にポリシリコンのサイドウオール
９ｏを形成する。このため、第９図ＣＢ）の構造体の全
面にポリシリコンを例えば０．４ｕｍ程度堆積させて、
膜厚の均一な予備ポリシリコン膜８８を一旦形成する（
第９図（Ｃ）に破線で示す）、続いて、異方性エツチン
グを行っでＳｉＯ２膜８６の膜面までエツチング除去す
ると、上述したポリシリコンのサイドウオール９ｏが残
存し、このとき、ダミー膜パターン６２の上面も再び露
出する（第９図（Ｃ））。
続いて、このサイドウオール９０とダミー膜パターン６
２とをマスクとして用いて、第三予備ＳｉＯ２膜８６を
再び異方性エツチングして残存するＳｉＯ２からなる下
側絶縁層３６を形成する（第９図（Ｄ））、この場合の
エツチング深さは、後工程で形成する主電極領域を厚く
出来るように、設計に応した任意の深さとするのが良い
が、ここでは、例えば０．３ｕｍ程度とする。このよう
にしで、サイドウオール９０の下側に位置するＳｉＯ２
膜部分の膜厚は厚く、その他の部分は薄い均一な膜厚と
なる。
２とをマスクとして用いて、第三予備ＳｉＯ２膜８６を
再び異方性エツチングして残存するＳｉＯ２からなる下
側絶縁層３６を形成する（第９図（Ｄ））、この場合の
エツチング深さは、後工程で形成する主電極領域を厚く
出来るように、設計に応した任意の深さとするのが良い
が、ここでは、例えば０．３ｕｍ程度とする。このよう
にしで、サイドウオール９０の下側に位置するＳｉＯ２
膜部分の膜厚は厚く、その他の部分は薄い均一な膜厚と
なる。
次に、この製法では、第一製法の第４工程を以下のよう
に変えて行う。
に変えて行う。
この実施例では、第３工程で得られた構造体（第９図（
Ｄ）に示す）の全面上に、ポリシリコニ、Ｉ＠堆積させ
て、平坦面を有する予備ポリシリコン膜９２ＣＭ９図（
Ｅ）に破線で示す）を−旦形成した後、エッチバックを
行い、ダミー膜パターン６２の膜面と同一高さの面を有
するポリシリコン膜９４を形成する。尚、上述した予備
ポリシリコン膜９２の平坦面はエツチングレイトの等し
いレジストを用いて形成しても良い。
Ｄ）に示す）の全面上に、ポリシリコニ、Ｉ＠堆積させ
て、平坦面を有する予備ポリシリコン膜９２ＣＭ９図（
Ｅ）に破線で示す）を−旦形成した後、エッチバックを
行い、ダミー膜パターン６２の膜面と同一高さの面を有
するポリシリコン膜９４を形成する。尚、上述した予備
ポリシリコン膜９２の平坦面はエツチングレイトの等し
いレジストを用いて形成しても良い。
このようにしで、ポリシリコンのサイドウオール９０と
、このポリシリコン膜９４とが一体となって、第７図（
Ｆ）および第８図（Ｆ）７：示したと同様なポリシリコ
ン層７０を得る（第９図（Ｅ））。
、このポリシリコン膜９４とが一体となって、第７図（
Ｆ）および第８図（Ｆ）７：示したと同様なポリシリコ
ン層７０を得る（第９図（Ｅ））。
その後の工程は、第一製法の場合と下側絶縁層３６およ
びポリシリコン層７０の図示の断面形状が異なるが、第
一製法の第５工程以下の工程（第７図（Ｇ）および第８
図（Ｇ）以下に示す）と同様な工程で順次処理を行って
、最終的に第９図ＣＦ）に示すＦＥＴ構造を得ることが
出来る。
びポリシリコン層７０の図示の断面形状が異なるが、第
一製法の第５工程以下の工程（第７図（Ｇ）および第８
図（Ｇ）以下に示す）と同様な工程で順次処理を行って
、最終的に第９図ＣＦ）に示すＦＥＴ構造を得ることが
出来る。
上述したこの製法であると、第一製法でのメリットに加
え、主電極領域３８および４０と下地凸部３２との接合
部を設計通りに一層確実に形成出来る。
え、主電極領域３８および４０と下地凸部３２との接合
部を設計通りに一層確実に形成出来る。
第三構造の製造方法の実施例
次に、ＦＥＴの第三構造の製造方法の実施例につき第１
０図（Ａ）〜第１０図（シ）を参照して説明する。
０図（Ａ）〜第１０図（シ）を参照して説明する。
この製法は、下側絶縁層３６の構成材料を絶縁材料例え
ば５１０２とし、下地凸部３２と主電極領域３８および
４０との接合部をポリシリコンのサイドウオールで形成
し、しかも、主電極領域３８および４０が下地凸部３２
とその側面および上面とを含む上端綿のコーナ一部で接
触させるような構造のＦＥＴを製造する方法である。
ば５１０２とし、下地凸部３２と主電極領域３８および
４０との接合部をポリシリコンのサイドウオールで形成
し、しかも、主電極領域３８および４０が下地凸部３２
とその側面および上面とを含む上端綿のコーナ一部で接
触させるような構造のＦＥＴを製造する方法である。
従って、この方法は、既に説明した第一製法とは、第２
工程、第３工程および第４工程が異なり、他の工程は実
質的に同一であるので、これらの工程を含めた相違する
工程につき主として説明する。
工程、第３工程および第４工程が異なり、他の工程は実
質的に同一であるので、これらの工程を含めた相違する
工程につき主として説明する。
このため、この製法では、上述した実施例と同様にしで
、第一工程で、第１０図（Ａ）に示すように、下地のＰ
型シリコン基板３０上にダミー膜パターン６２を窒化膜
で形成する。その後、第一製法の第２工程を以下のよう
に変えで行う。
、第一工程で、第１０図（Ａ）に示すように、下地のＰ
型シリコン基板３０上にダミー膜パターン６２を窒化膜
で形成する。その後、第一製法の第２工程を以下のよう
に変えで行う。
この実施例では、窒化膜パターン６２が形成されている
基板３０の全面上に、ＣＶＤ法により、１０００Ａ程度
の均一の膜厚のＳｉＯ２膜１００を形成する（第１０図
（８））。
基板３０の全面上に、ＣＶＤ法により、１０００Ａ程度
の均一の膜厚のＳｉＯ２膜１００を形成する（第１０図
（８））。
続いて、このＳｉＯ２膜１００に対して、異方性エツチ
ングを行ってダミー膜パターン６２の周側面にＳｉＯ２
のサイドウオール１０２１Ｆ！、形成する（第１０図（
Ｃ） ）、このサイドウオール１０２の基板３０上での
幅は約１０００Ａ程度となる。
ングを行ってダミー膜パターン６２の周側面にＳｉＯ２
のサイドウオール１０２１Ｆ！、形成する（第１０図（
Ｃ） ）、このサイドウオール１０２の基板３０上での
幅は約１０００Ａ程度となる。
続いて、このサイドウオール１０２とダミー膜パターン
６２とをエツチングマスクとして利用して下地の基板３
０ｉ一部分の深さにわたり均一にエツチング除去し下地
凸部３２と下地平場部３４とを形成する（第１０図（Ｄ
））。この場合にも、例えば、前述した実施例の場合と
同様に、エツチング深ｔｏ０．６ｕｍ程度とする。
６２とをエツチングマスクとして利用して下地の基板３
０ｉ一部分の深さにわたり均一にエツチング除去し下地
凸部３２と下地平場部３４とを形成する（第１０図（Ｄ
））。この場合にも、例えば、前述した実施例の場合と
同様に、エツチング深ｔｏ０．６ｕｍ程度とする。
次に、この製法では、第一製法の第３工程を以下のよう
に変えて行う。
に変えて行う。
この実施例では、上述した第２工程で得られた構造体（
第１０図（Ｄ）に示す）の上側全面に、既に説明した第
二構造の製造方法の場合（第９図（Ａ）９照）と同様に
して、ＣＶＤ法により、平坦面を有するように第一予備
ＳｉＯ２膜８２を一旦堆積する（第１０図（Ｅ）に破線
で示す）。
第１０図（Ｄ）に示す）の上側全面に、既に説明した第
二構造の製造方法の場合（第９図（Ａ）９照）と同様に
して、ＣＶＤ法により、平坦面を有するように第一予備
ＳｉＯ２膜８２を一旦堆積する（第１０図（Ｅ）に破線
で示す）。
この場合、第一予備ＳｉＯ２膜８２の平坦面が得られな
い場合には、ＳｉＯ２とエツチングレイトが等しいレジ
ストを用いて平坦面を形成しておく。
い場合には、ＳｉＯ２とエツチングレイトが等しいレジ
ストを用いて平坦面を形成しておく。
続いて、ダミー膜パターン６２の窒化膜をエツチングス
トッパとし、かつ、Ｓ ｘ ０２のエッチバック技術を
用いて、ダミー膜パターン６２の膜面と同一の面までエ
ツチング除去してＳｉＯ２の予備膜である第二予備Ｓｉ
Ｏ２膜８４膜形４する（第１０図（Ｅ））。
トッパとし、かつ、Ｓ ｘ ０２のエッチバック技術を
用いて、ダミー膜パターン６２の膜面と同一の面までエ
ツチング除去してＳｉＯ２の予備膜である第二予備Ｓｉ
Ｏ２膜８４膜形４する（第１０図（Ｅ））。
続いて、この第二予備ＳｉＯ２膜（予備膜）８４をその
膜面から下方へ、凸部３２の高さ方向の一部分にわたる
深ざまで異方性エツチング（ドライエツチング）によっ
てエツチング除去し、残存した予備膜を第三予備ＳｉＯ
２膜８６として形成する。このエツチングにより、サイ
ドウオール１０２も同時にエツチングされるため、凸部
３２の上面はもとより、その上端縁側の周側面およびダ
ミー膜パターン６２の周側面が露出する（第１０図（Ｆ
））。このとき、凸部３２の上面の上端縁から窒化膜６
２までの露出幅は約１００ＯＡとなる。
膜面から下方へ、凸部３２の高さ方向の一部分にわたる
深ざまで異方性エツチング（ドライエツチング）によっ
てエツチング除去し、残存した予備膜を第三予備ＳｉＯ
２膜８６として形成する。このエツチングにより、サイ
ドウオール１０２も同時にエツチングされるため、凸部
３２の上面はもとより、その上端縁側の周側面およびダ
ミー膜パターン６２の周側面が露出する（第１０図（Ｆ
））。このとき、凸部３２の上面の上端縁から窒化膜６
２までの露出幅は約１００ＯＡとなる。
次に、ポリシリコンに対する異方性エツチング技術を利
用しで、上述した凸部３２の露出側面にサイドウオール
９０を形成する（第１０図ＣＧ））。
用しで、上述した凸部３２の露出側面にサイドウオール
９０を形成する（第１０図ＣＧ））。
このため、第１０図「の構造体の全面にポリシリコンを
例えば０．４ｕｍ程度堆積させて、膜厚の均一な予備ポ
リシリコン膜８８を一旦形成する（第１０図（Ｇ）に破
線で示す）。続いて、異方性エツチングを行ってＳｉＯ
２膜８６の膜面までエツチング除去すると、上述したポ
リシリコンのサイドウオール９０が残存し、このとき、
ダミー膜パターン６２の上面も再び露出する（第１０図
（Ｇ）’）。
例えば０．４ｕｍ程度堆積させて、膜厚の均一な予備ポ
リシリコン膜８８を一旦形成する（第１０図（Ｇ）に破
線で示す）。続いて、異方性エツチングを行ってＳｉＯ
２膜８６の膜面までエツチング除去すると、上述したポ
リシリコンのサイドウオール９０が残存し、このとき、
ダミー膜パターン６２の上面も再び露出する（第１０図
（Ｇ）’）。
次に、このサイドウオール９０とダミー膜パターン６２
とをマスクとして用いて、第三予備５１０２膜（残存し
た予備膜）８６を再び異方性エツチングしで残存するＳ
ｉＯ２からなる下側絶線層３６を形成する（第１０図（
Ｈ））。この場合のエツチング深さは、後工程で形成す
る主電極領域を厚く出来るように、設計に応じた任意の
深さとするのが良いが、ここでは、例えば０．３ｕｍ程
度とする。このようにしで、サイドウオール９０の下側
に位置するＳ ｉ Ｏ２膜部分の膜厚は厚く、その他の
部分は薄い均一な膜厚となる。
とをマスクとして用いて、第三予備５１０２膜（残存し
た予備膜）８６を再び異方性エツチングしで残存するＳ
ｉＯ２からなる下側絶線層３６を形成する（第１０図（
Ｈ））。この場合のエツチング深さは、後工程で形成す
る主電極領域を厚く出来るように、設計に応じた任意の
深さとするのが良いが、ここでは、例えば０．３ｕｍ程
度とする。このようにしで、サイドウオール９０の下側
に位置するＳ ｉ Ｏ２膜部分の膜厚は厚く、その他の
部分は薄い均一な膜厚となる。
次に、この製法では、第一製法の第４工程を以下のよう
に変えて行う。
に変えて行う。
この実施例では、上述した第３工程で得られた構造体（
第１０図（Ｈ）に示す）の全面上に、ポリシリコンを堆
積させて、平坦面を有する予備ポリシリコン膜９２（第
１０図（１）に破線で示す）！−一旦形成た後、エッチ
バックを行い、ダミー膜パターン６２の膜面と同一高さ
の面を有するポリシリコン膜９４を形成する。尚、上述
した予備ポリシリコン膜９２の平坦面はエツチングレイ
トの等しいレジストを用いて形成しでも良い。
第１０図（Ｈ）に示す）の全面上に、ポリシリコンを堆
積させて、平坦面を有する予備ポリシリコン膜９２（第
１０図（１）に破線で示す）！−一旦形成た後、エッチ
バックを行い、ダミー膜パターン６２の膜面と同一高さ
の面を有するポリシリコン膜９４を形成する。尚、上述
した予備ポリシリコン膜９２の平坦面はエツチングレイ
トの等しいレジストを用いて形成しでも良い。
このようにして、この第三の製法においても、ポリシリ
コンのサイドウオール９０と、このポリシリコン膜９４
とが一体となって、第７図（Ｆ）および第８図（Ｆ）で
示したと同様なポリシリコン層７０を得る（第１０図（
１））。
コンのサイドウオール９０と、このポリシリコン膜９４
とが一体となって、第７図（Ｆ）および第８図（Ｆ）で
示したと同様なポリシリコン層７０を得る（第１０図（
１））。
その後の工程は、第一製法の場合と下側絶縁層３６およ
びポリシリコン層７０の図示の断面形状が異なるが、第
一製法の第５工程以下の工程（第７図（Ｇ）および第８
図（Ｇ）以下に示す）と同様な工程で順次処理を行えば
良い。
びポリシリコン層７０の図示の断面形状が異なるが、第
一製法の第５工程以下の工程（第７図（Ｇ）および第８
図（Ｇ）以下に示す）と同様な工程で順次処理を行えば
良い。
しかし、この第三の製造方法の場合には、第５工程での
ポリシリコン層の熱酸化によって、主電極領域３８およ
び４０と、上側絶縁層４２を横戊する熱酸化膜（４２ａ
および４２ｂ）ａ形成するとき、主電極領域３８および
４０の一部分（サイドウオール９０として形成しておい
たポリシリコン）を凸部３２の上面にポリシリコンの状
態で依然として残存させることが必要となる。従って、
この実施例では、好ましくは、ポリシリコンは凸部３２
の上面上約５０ＯＡの厚さで残るように酸化させるのか
良い。生電極領域３８および４０がこの側面と上面とに
接合している（第１０図（Ｊ））。
ポリシリコン層の熱酸化によって、主電極領域３８およ
び４０と、上側絶縁層４２を横戊する熱酸化膜（４２ａ
および４２ｂ）ａ形成するとき、主電極領域３８および
４０の一部分（サイドウオール９０として形成しておい
たポリシリコン）を凸部３２の上面にポリシリコンの状
態で依然として残存させることが必要となる。従って、
この実施例では、好ましくは、ポリシリコンは凸部３２
の上面上約５０ＯＡの厚さで残るように酸化させるのか
良い。生電極領域３８および４０がこの側面と上面とに
接合している（第１０図（Ｊ））。
ざらに、この実施例の場合には、Ｍ６工程においで、ダ
ミー膜パターン６２を除去すると、凸部３２の上面に形
成したゲート溝５６に、主電極領域３８および４０が部
分的に露出する（第１０図（Ｋ））。このため、この露
出面を絶縁膜で被覆する必要があるが、この実施例では
、第７工程でのケート絶縁膜の形成を、主電極領域３８
および４０を構成するポリシリコンと下地凸部３２のシ
リコンとを熱酸化して絶縁膜を得ている（第１０図（Ｋ
））、尚、この絶縁膜は、その一部分がゲートＰ！締膜
４４であり、残りの部分は上側絶線層４２の一部分４２
ｂとなる。
ミー膜パターン６２を除去すると、凸部３２の上面に形
成したゲート溝５６に、主電極領域３８および４０が部
分的に露出する（第１０図（Ｋ））。このため、この露
出面を絶縁膜で被覆する必要があるが、この実施例では
、第７工程でのケート絶縁膜の形成を、主電極領域３８
および４０を構成するポリシリコンと下地凸部３２のシ
リコンとを熱酸化して絶縁膜を得ている（第１０図（Ｋ
））、尚、この絶縁膜は、その一部分がゲートＰ！締膜
４４であり、残りの部分は上側絶線層４２の一部分４２
ｂとなる。
その後、第一の製法と同様にして所要の工程を経て、最
終的に第１０図（Ｌ）に示すＦＥＴ構造を得ることが出
来る。
終的に第１０図（Ｌ）に示すＦＥＴ構造を得ることが出
来る。
上述したこの製法であると、第一製法のメリットに加え
、主電極領域３８および４０と下地凸部３２との接合部
を設計通つに−層確寅に形成出来ると共に、凸部３２の
上面と側面とで主電極領域３８および４０が接合するの
で、製造上のマージンが大となり、製造し易くなる。
、主電極領域３８および４０と下地凸部３２との接合部
を設計通つに−層確寅に形成出来ると共に、凸部３２の
上面と側面とで主電極領域３８および４０が接合するの
で、製造上のマージンが大となり、製造し易くなる。
第四構造の製造方法の実施例
次に、ＦＥＴの第四構造の製造方法の実施例につき第１
１図（Ａ）〜第１１図（Ｋ）！参照して説明する。
１図（Ａ）〜第１１図（Ｋ）！参照して説明する。
先ず、第１工程においで、下地のｐ型Ｓｉ基板３０７ａ
、フォトリソエツチング技術を用いて、チャネル領域用
の凸部３２と、平坦部３４とを形成する（第１１図（Ａ
））。この凸部３２の平坦面３４からの高さは、素子特
性に応して設定できるが、ここでは３０００人程度とす
る。
、フォトリソエツチング技術を用いて、チャネル領域用
の凸部３２と、平坦部３４とを形成する（第１１図（Ａ
））。この凸部３２の平坦面３４からの高さは、素子特
性に応して設定できるが、ここでは３０００人程度とす
る。
次に、第２工程においで、この下地平坦部３４上であっ
て、凸部３２の周囲を埋め込むようにしでＳｉＯ２膜を
下側絶縁層として形成する（第１１図（Ｂ））。そのた
め、ＣＶＤ法により、第１工程で得られた構造体の全面
上にＳｉＯ２を堆積させて、上面か平坦面な予備ＳｉＯ
２膜１１０（第１１図（８）に破線で示す）を形成する
。この場合、５１０２とエツチングレイトが等しいレジ
ストを用いて平坦面を形成してもよい。続いて、この予
備ＳｉＯ□膜１１０を、凸部３２の上面をエツチングス
トッパとして用いて、エッチバックしてこの凸部３２の
上面と同し高さの、ＳｉＯ２膜からなる下側絶縁層３６
を形成する（第１１図（Ｂ））。この下側絶縁層３６は
、当然ながら凸部３２の周側面と接触しており、かつ、
均一の膜厚である。
て、凸部３２の周囲を埋め込むようにしでＳｉＯ２膜を
下側絶縁層として形成する（第１１図（Ｂ））。そのた
め、ＣＶＤ法により、第１工程で得られた構造体の全面
上にＳｉＯ２を堆積させて、上面か平坦面な予備ＳｉＯ
２膜１１０（第１１図（８）に破線で示す）を形成する
。この場合、５１０２とエツチングレイトが等しいレジ
ストを用いて平坦面を形成してもよい。続いて、この予
備ＳｉＯ□膜１１０を、凸部３２の上面をエツチングス
トッパとして用いて、エッチバックしてこの凸部３２の
上面と同し高さの、ＳｉＯ２膜からなる下側絶縁層３６
を形成する（第１１図（Ｂ））。この下側絶縁層３６は
、当然ながら凸部３２の周側面と接触しており、かつ、
均一の膜厚である。
次に、第３工程においで、第２工程で得られた構造体の
全面上に、ＣＶＤ法により、平坦な上面を有するポリシ
リコン層１１２を形成する（第１１図（Ｃ））。この場
合、ポリシリコン層１］２の膜厚１８設計に応して任意
に設定できるか、ここでは３５００λ程度とする。
全面上に、ＣＶＤ法により、平坦な上面を有するポリシ
リコン層１１２を形成する（第１１図（Ｃ））。この場
合、ポリシリコン層１］２の膜厚１８設計に応して任意
に設定できるか、ここでは３５００λ程度とする。
次に、第４工程においで、ポリシリコン層１１２上に熱
酸化防止膜１］４を適当な方法で形成する（第１１図（
Ｄ）”）、この熱酸化防止膜１１４を、好ましくは、窒
化膜で構成するのが良い。この場合、ポリシリコン層１
１２の全面上にＣＶＤ法によって窒化膜を膜厚１５００
人程度で被膜した後、ホトリソエツチング技術を用いて
これをバターニングしで、窒化膜パターン］１４を形成
すればよい、この実施例では、この窒化膜パターン１］
４を、凸部３２をチャネル長方向に跨って、第一および
第二主電極領域の形成子定領域上に、形成する（第１１
図（Ｄ））。従って、この窒化膜パターン１］４は、そ
の平面形状を矩形とし、その一方の長さを凸部３２のチ
ャネル幅方向の幅と等しくし、かつ、他方の長さを凸部
３２のチャネル長方向における第一主電極領域の最タト
端縛から第二主電極領域の最外端縁までの距離とほぼ等
しくする。
酸化防止膜１］４を適当な方法で形成する（第１１図（
Ｄ）”）、この熱酸化防止膜１１４を、好ましくは、窒
化膜で構成するのが良い。この場合、ポリシリコン層１
１２の全面上にＣＶＤ法によって窒化膜を膜厚１５００
人程度で被膜した後、ホトリソエツチング技術を用いて
これをバターニングしで、窒化膜パターン］１４を形成
すればよい、この実施例では、この窒化膜パターン１］
４を、凸部３２をチャネル長方向に跨って、第一および
第二主電極領域の形成子定領域上に、形成する（第１１
図（Ｄ））。従って、この窒化膜パターン１］４は、そ
の平面形状を矩形とし、その一方の長さを凸部３２のチ
ャネル幅方向の幅と等しくし、かつ、他方の長さを凸部
３２のチャネル長方向における第一主電極領域の最タト
端縛から第二主電極領域の最外端縁までの距離とほぼ等
しくする。
次に、第５工程においで、熱酸化防止のための窒化膜パ
ターン１１４を具えたポリシリコン層１１２を適当な温
度で、適当な時間熱酸化する。このポリシリコンの熱酸
化によって上側絶縁層４２の部分４２ａを構成する（第
１１図（Ｅ））、この素子分離酸化膜４２ａは、下側絶
縁層３６とつながり、第一および第二主電極領域用のポ
リシリコン領域１１６を画成する。
ターン１１４を具えたポリシリコン層１１２を適当な温
度で、適当な時間熱酸化する。このポリシリコンの熱酸
化によって上側絶縁層４２の部分４２ａを構成する（第
１１図（Ｅ））、この素子分離酸化膜４２ａは、下側絶
縁層３６とつながり、第一および第二主電極領域用のポ
リシリコン領域１１６を画成する。
次に、第６工程において、上述の窒化膜パターン］１４
を除去してポリシリコン領域１１６を露出させる（第１
１図（Ｅ））。
を除去してポリシリコン領域１１６を露出させる（第１
１図（Ｅ））。
次に、第７工程においで、このポリシリコン領＃ｉＭ６
の低抵抗化を図るためのイオン注入を行う（第１１図（
Ｆ））。ここではＮチャネル型のＦ２７８作る例を述べ
ているので、例えばＰ（リン）またはＡｓ（ヒ素）イオ
ンを注入する。
の低抵抗化を図るためのイオン注入を行う（第１１図（
Ｆ））。ここではＮチャネル型のＦ２７８作る例を述べ
ているので、例えばＰ（リン）またはＡｓ（ヒ素）イオ
ンを注入する。
尚、Ｐチャネル型のＦＥＴの場合には、例えば、Ｂ（ボ
ロン）またはＢＦ２ （フッ化ボロン）を用いれば良
い。この場合のリンまたはヒ素のイオン注入濃度を、好
ましくは、１０”／ｃｍ２程度とするのが良い。
ロン）またはＢＦ２ （フッ化ボロン）を用いれば良
い。この場合のリンまたはヒ素のイオン注入濃度を、好
ましくは、１０”／ｃｍ２程度とするのが良い。
次に、第８工程においで、上述のイオン注入済みのポリ
シリコン領３４１１６４二分して個別の第一および第二
主電極領域３８および４０を形成する（第１１図（Ｇ）
）。このため、ポリシリコン領域１１６の凸部３２の上
側部分に、ホトリンエツチング技術を用いて、ゲート開
口部（溝）５６を開ける。このゲート開口部５６は、チ
ャネル幅の長さでポリシリコン領域１１６を横切ってお
り、かつチャネル長よりも短い溝幅て、凸部３２の上面
の中央に形成する（第１１図Ｇ）。
シリコン領３４１１６４二分して個別の第一および第二
主電極領域３８および４０を形成する（第１１図（Ｇ）
）。このため、ポリシリコン領域１１６の凸部３２の上
側部分に、ホトリンエツチング技術を用いて、ゲート開
口部（溝）５６を開ける。このゲート開口部５６は、チ
ャネル幅の長さでポリシリコン領域１１６を横切ってお
り、かつチャネル長よりも短い溝幅て、凸部３２の上面
の中央に形成する（第１１図Ｇ）。
従って、第一および第二主電極領域３８および４０は、
チャネル長方向の端部の下側面が凸部３２の上面の端縁
側に、チャネル幅方向の全域にわたって、接触した状態
で、それぞれ残存し、そしで、領域３８および４０の下
側のその他の面は下側絶縁層３６と完全に接触し、これ
ら領域３８および４０と凸部３２の上面を除いた周囲（
よ上述した素子分離酸化膜４２ａで囲まれている（第１
１図（Ｄ） ） 。
チャネル長方向の端部の下側面が凸部３２の上面の端縁
側に、チャネル幅方向の全域にわたって、接触した状態
で、それぞれ残存し、そしで、領域３８および４０の下
側のその他の面は下側絶縁層３６と完全に接触し、これ
ら領域３８および４０と凸部３２の上面を除いた周囲（
よ上述した素子分離酸化膜４２ａで囲まれている（第１
１図（Ｄ） ） 。
次に、第９工程において、第一および第二主電極領域３
８および４０の露出面に、上側絶縁層４２の一部分を構
成する絶縁膜４２ｂを形成すると共に、凸部３２の上面
のゲート溝５６に露出した部分に、ゲート絶縁膜４４を
形成する（第１１図（Ｈ））。このため、第８工程で得
られた構造体を熱処理しで、主電極領域３８および４０
を構成するポリシリコン領域の表面を熱酸化してシリコ
ン酸化膜４２ｂｔ形成すると共に、凸部３２の露出上面
部分を熱酸化してゲート絶縁膜としてのシリコン酸化膜
４４を、同時に形成する（第１１図（Ｈ））。尚、これ
らシリコン酸化膜４４および４２ｂは一体化する。また
、シリコン酸化膜４２ｂは上側絶縁層４２の一部分を構
成し、素子分離酸化膜４２ａとつながって一体となる。
８および４０の露出面に、上側絶縁層４２の一部分を構
成する絶縁膜４２ｂを形成すると共に、凸部３２の上面
のゲート溝５６に露出した部分に、ゲート絶縁膜４４を
形成する（第１１図（Ｈ））。このため、第８工程で得
られた構造体を熱処理しで、主電極領域３８および４０
を構成するポリシリコン領域の表面を熱酸化してシリコ
ン酸化膜４２ｂｔ形成すると共に、凸部３２の露出上面
部分を熱酸化してゲート絶縁膜としてのシリコン酸化膜
４４を、同時に形成する（第１１図（Ｈ））。尚、これ
らシリコン酸化膜４４および４２ｂは一体化する。また
、シリコン酸化膜４２ｂは上側絶縁層４２の一部分を構
成し、素子分離酸化膜４２ａとつながって一体となる。
また、好ましくは、このシリコン酸化膜４２ｂの膜厚は
、主電極領域３８および４０の上側で約５００大とし、
ゲート絶縁膜４４の膜厚は約２００大程度とするのが良
い、ざらに、この酸化熱処理によって、先に、第７工程
で注入したイオンを同時に熱拡散して活性化を図ること
かできる。
、主電極領域３８および４０の上側で約５００大とし、
ゲート絶縁膜４４の膜厚は約２００大程度とするのが良
い、ざらに、この酸化熱処理によって、先に、第７工程
で注入したイオンを同時に熱拡散して活性化を図ること
かできる。
次に、第１０工程においで、既に説明した第一製法の第
８工程（第７図（Ｋ）、第８図（Ｋ）参照）と同様にし
で、この場合にはゲート溝５６に形成されたシリコン酸
化膜４２ｂおよび４４を介在させて、ゲート電極４６を
形成する（第１１図（１））。このため、第９工程で得
られた構造体の上全面に、ＣＶＤ法によって、ポリシリ
コン層７２を被覆し、続いて、このポリシリコン層７２
に対しＰ（リン）注入を行った後、リン注入済みポリシ
リコン層７２中のリンイオンの熱拡散を行って、この層
７２を高濃度のＮ型導電層に変える（第７図（シ）、第
８図（し）９照）。続いて、第一製法の場合と同様に、
このポリシリコン層７２に対してゲートバターニングを
行ってゲート電極４６を得る（第１１図（Ｊ））。
８工程（第７図（Ｋ）、第８図（Ｋ）参照）と同様にし
で、この場合にはゲート溝５６に形成されたシリコン酸
化膜４２ｂおよび４４を介在させて、ゲート電極４６を
形成する（第１１図（１））。このため、第９工程で得
られた構造体の上全面に、ＣＶＤ法によって、ポリシリ
コン層７２を被覆し、続いて、このポリシリコン層７２
に対しＰ（リン）注入を行った後、リン注入済みポリシ
リコン層７２中のリンイオンの熱拡散を行って、この層
７２を高濃度のＮ型導電層に変える（第７図（シ）、第
８図（し）９照）。続いて、第一製法の場合と同様に、
このポリシリコン層７２に対してゲートバターニングを
行ってゲート電極４６を得る（第１１図（Ｊ））。
この第四製法における、この後の工程、例えば、コンタ
クトホールの形成（第１１工程）、第一および第二主電
極の形成（第１２工程）、中間絶線膜の形成、配線形成
等、その他の所要の工程は、既に説明した第一製法の工
程と同様にして行えばよい（第７図（Ｍ）、第８図ＣＭ
）〜第７図（Ｏ）、第８図（０）参照）。そしで、最終
的に、第１１図（Ｌ）に示したような第四構造のＦＥＴ
を得る。
クトホールの形成（第１１工程）、第一および第二主電
極の形成（第１２工程）、中間絶線膜の形成、配線形成
等、その他の所要の工程は、既に説明した第一製法の工
程と同様にして行えばよい（第７図（Ｍ）、第８図ＣＭ
）〜第７図（Ｏ）、第８図（０）参照）。そしで、最終
的に、第１１図（Ｌ）に示したような第四構造のＦＥＴ
を得る。
このように、上述した第四製法は、第一製法の場合と異
なり、ゲート電極を自己整合的に形成できず、また、生
電極領域をポリシリコン層上に酸化防止膜を形成し熱酸
化を行って得た酸化膜で画成している。また、主電極領
域と下地との接合面積を小古くすると共に、この主電極
領域を厚く形成しその低抵抗化を図ることができる。
なり、ゲート電極を自己整合的に形成できず、また、生
電極領域をポリシリコン層上に酸化防止膜を形成し熱酸
化を行って得た酸化膜で画成している。また、主電極領
域と下地との接合面積を小古くすると共に、この主電極
領域を厚く形成しその低抵抗化を図ることができる。
第五構造の製造法の実施例
次に、ＦＥＴの第五構造の製造方法の実施例につき第１
２図ヲ参照して説明する。
２図ヲ参照して説明する。
この製法は、５１０２で下側絶縁層を作り、主電極領域
を下地凸部とその上端縁の側面および上面と接合させ、
上側絶縁層の一部分をポリシリコン層上に酸化防止膜を
設け、熱酸化を行って得た酸化膜で形威し、しかも、ゲ
ート電極を自己整合的に形成出来る方法である。
を下地凸部とその上端縁の側面および上面と接合させ、
上側絶縁層の一部分をポリシリコン層上に酸化防止膜を
設け、熱酸化を行って得た酸化膜で形威し、しかも、ゲ
ート電極を自己整合的に形成出来る方法である。
このため、この製法のダミー膜パターンの形成（第１工
程）、ＳｉＯ２膜の形Ｆｊｉ（第２工程）、サイドウオ
ールの形、５！（第３工程）、下地のエツチング（第４
工程）およびＳｉＯ２の予備膜の形成（第５工程）まで
は、既に説明した第三構造の製法と同様にして行なう（
第１０図（Ａ）〜第１０図（Ｅ）９照）。
程）、ＳｉＯ２膜の形Ｆｊｉ（第２工程）、サイドウオ
ールの形、５！（第３工程）、下地のエツチング（第４
工程）およびＳｉＯ２の予備膜の形成（第５工程）まで
は、既に説明した第三構造の製法と同様にして行なう（
第１０図（Ａ）〜第１０図（Ｅ）９照）。
この製法では、第６工程においで、この第５工程で得ら
れた構造体（第１０図（Ｅ））の第二予備５１０２膜８
４（予備膜）に対し、その膜面がら凸部３２の上面まで
、異方性エツチング（ドライエツチング）によってエツ
チング除去する。このエツチングで残存したＳｉＯ２膜
を下側絶縁層３６とする。
れた構造体（第１０図（Ｅ））の第二予備５１０２膜８
４（予備膜）に対し、その膜面がら凸部３２の上面まで
、異方性エツチング（ドライエツチング）によってエツ
チング除去する。このエツチングで残存したＳｉＯ２膜
を下側絶縁層３６とする。
次に、第７工程においで、ポリシリコンのエッチパック
技術を利用しで、下層総締層３６および凸部３２の露出
した上面に、ダミー膜パターン６２の上面の高さのポリ
シリコン層１１２を形成する。
技術を利用しで、下層総締層３６および凸部３２の露出
した上面に、ダミー膜パターン６２の上面の高さのポリ
シリコン層１１２を形成する。
このため、第６工程で得られた構造体（第１２図（Ａ）
）の上側全面にＣＶＤ法により、上面か平坦な予備ポリ
シリコン層１２０（第１２図（８）に破線で示す）Ｐ８
−旦形成し、その後、ダミー膜パターン（例えば窒化膜
）６２をエツチングストッパとして用いて、その上面か
らエッチバックを行ってポリシリコン層１１２を形成す
る。従って、このポリシリコン層１１２は、その端部の
下面の一部分か凸部３２の上面と接触し、残りの部分が
下側絶縁層３６と接触し、また、このダミー膜パターン
６２の周辺を取り囲んだ状態で出来ている（第１２図（
Ｂ））。
）の上側全面にＣＶＤ法により、上面か平坦な予備ポリ
シリコン層１２０（第１２図（８）に破線で示す）Ｐ８
−旦形成し、その後、ダミー膜パターン（例えば窒化膜
）６２をエツチングストッパとして用いて、その上面か
らエッチバックを行ってポリシリコン層１１２を形成す
る。従って、このポリシリコン層１１２は、その端部の
下面の一部分か凸部３２の上面と接触し、残りの部分が
下側絶縁層３６と接触し、また、このダミー膜パターン
６２の周辺を取り囲んだ状態で出来ている（第１２図（
Ｂ））。
この製法におけるこの後の工程は、既に説明した第四構
造の製法（第四製法）の第４工程（第１１図（Ｄ）〜第
１１図（Ｋ）参照）以下の工程と同様にしで行う。しか
しながら、ゲート溝の形成は、この製法の実施例では、
ダミー膜バターシの除去により自動的に形成する。以下
、これらの点につき簡単に説明する。
造の製法（第四製法）の第４工程（第１１図（Ｄ）〜第
１１図（Ｋ）参照）以下の工程と同様にしで行う。しか
しながら、ゲート溝の形成は、この製法の実施例では、
ダミー膜バターシの除去により自動的に形成する。以下
、これらの点につき簡単に説明する。
従って、第８工程においては、ポリシリコン層１］２お
よびダミー膜パターン６２上に、第四製法の第４工程と
同様にしで、熱酸化防止膜１１４例えば窒化膜パターン
を設ける（第１２図（Ｃ））。
よびダミー膜パターン６２上に、第四製法の第４工程と
同様にしで、熱酸化防止膜１１４例えば窒化膜パターン
を設ける（第１２図（Ｃ））。
次に、第９工程においで、ポリシリコン層１１２の熱酸
化により酸化＠４２ａを形成し、同時にポリシリコン領
域１１６＠画成する。この実施例でも、この酸化膜４２
ａは上側絶縁層４２の一部分を構成し、また、ポリシリ
コン領域が第一および第二主電極領域３８および４０と
なる。そしで、これに続く、第１０工程においで、熱酸
化防止膜１１４を除去する（第１２図（Ｄ））。
化により酸化＠４２ａを形成し、同時にポリシリコン領
域１１６＠画成する。この実施例でも、この酸化膜４２
ａは上側絶縁層４２の一部分を構成し、また、ポリシリ
コン領域が第一および第二主電極領域３８および４０と
なる。そしで、これに続く、第１０工程においで、熱酸
化防止膜１１４を除去する（第１２図（Ｄ））。
次に、第１１工程において、第一および第二主電極領域
３８および４０に対しで、これを低抵抗化するためのリ
ンまたはヒ素イオンを注入する（第１２図（Ｅ））。
３８および４０に対しで、これを低抵抗化するためのリ
ンまたはヒ素イオンを注入する（第１２図（Ｅ））。
そしで、この製法では、Ｍ１１工程で得られた構造体（
第１２図（Ｅ）に示す）から、ダミー膜パターン６２を
適当な方法で除去して、凸部３２の上面を露出させると
共に、・主電極領域３８および４０の壁に挾まれ、しが
も、上側絶縁層４２ａで挟まれたゲート溝５６を形成す
る。その結果、第１１図（Ｇ）で示すような断面構造の
構造体が得られる。従って、この第五の構造の製法の実
施例の場合でも、第一および第二主電極領域３８および
４０のチャネル方向の端部の下側面が凸部３２の上面の
端線側に、チャネル幅方向の全域にわたって、接触した
状態でそれぞれ存在し、そしで、領ｉ＊３８および４０
の下側のその他の面は下側絶線１３６と完全に接触し、
これら領域３０および４０の凸部３２の上面を除いた周
囲は上述した酸化膜４２ａで囲まれている（第１１図（
Ｄ）参照）。
第１２図（Ｅ）に示す）から、ダミー膜パターン６２を
適当な方法で除去して、凸部３２の上面を露出させると
共に、・主電極領域３８および４０の壁に挾まれ、しが
も、上側絶縁層４２ａで挟まれたゲート溝５６を形成す
る。その結果、第１１図（Ｇ）で示すような断面構造の
構造体が得られる。従って、この第五の構造の製法の実
施例の場合でも、第一および第二主電極領域３８および
４０のチャネル方向の端部の下側面が凸部３２の上面の
端線側に、チャネル幅方向の全域にわたって、接触した
状態でそれぞれ存在し、そしで、領ｉ＊３８および４０
の下側のその他の面は下側絶線１３６と完全に接触し、
これら領域３０および４０の凸部３２の上面を除いた周
囲は上述した酸化膜４２ａで囲まれている（第１１図（
Ｄ）参照）。
以下、第四製法の工程と同様に、所要の工程を経て最終
的に第１２図（Ｆ）に示す構造のＦＥＴを得ることが出
来る。
的に第１２図（Ｆ）に示す構造のＦＥＴを得ることが出
来る。
この第五製法によれば、上側絶縁層の一部分をポリシリ
コン層上に酸化防止膜を設け、熱酸化を行って得た酸化
膜で形成し、ゲート電極を自己整合的に形成し、ざらに
、他の製法と同様に主電極領域と下地との接合面積を小
さくし得ると共に、主電極領域の低抵抗化を図ることが
出来る。
コン層上に酸化防止膜を設け、熱酸化を行って得た酸化
膜で形成し、ゲート電極を自己整合的に形成し、ざらに
、他の製法と同様に主電極領域と下地との接合面積を小
さくし得ると共に、主電極領域の低抵抗化を図ることが
出来る。
上述した各製法は、ＮチャネルＦＥＴの製造につき説明
したが、ＰチャネルＦＥＴの製造も同様にして行うこと
が出来る。この場合には、導電型を決定する不純物イオ
ンを適当に変えれば良い。
したが、ＰチャネルＦＥＴの製造も同様にして行うこと
が出来る。この場合には、導電型を決定する不純物イオ
ンを適当に変えれば良い。
上述した第１．２および３製法においでは、主電極領域
の低抵抗化のためのイオン注入および熱拡散をコンタク
トホール形成後に行ったが、この低抵抗化処理をポリシ
リコン層の熱酸化処理の後であってダミー膜パターンの
除去前に行ってもよい、また、第４および第５製法にお
いで、主電極領域の低抵抗化をコンタクトホール形成後
であって主電極形成苅に行ってもよい。
の低抵抗化のためのイオン注入および熱拡散をコンタク
トホール形成後に行ったが、この低抵抗化処理をポリシ
リコン層の熱酸化処理の後であってダミー膜パターンの
除去前に行ってもよい、また、第４および第５製法にお
いで、主電極領域の低抵抗化をコンタクトホール形成後
であって主電極形成苅に行ってもよい。
また、第二〜第五製法において、下側綿Ｒ層形成に用い
た５１０２の代わりに、ＳｉＯ２を含有する結縛材料、
例えばＰＳＧ、ＢＰＳＧ等のシソケートガラスを用いて
もよい。
た５１０２の代わりに、ＳｉＯ２を含有する結縛材料、
例えばＰＳＧ、ＢＰＳＧ等のシソケートガラスを用いて
もよい。
ＣＭＯＳ構造の製造方法の実施例
次に、上述したいずれかの製法を用いて０ＭＯ３構造を
製造する方法の実施例につき、簡単に説明する。以下の
実施例では、−例としで、上述した第一製法に従って、
第一の構造のＦＥＴを以って構成したＣＭＯＳ構造につ
き説明する。
製造する方法の実施例につき、簡単に説明する。以下の
実施例では、−例としで、上述した第一製法に従って、
第一の構造のＦＥＴを以って構成したＣＭＯＳ構造につ
き説明する。
そのため、先ず、下地としてＰ型Ｓｉ半導体基板３０を
用い、これに通常の方法で、Ｎ型ウェル１３０を形成す
る（第１３図（Ａ））。そしで、この後工程で、Ｐ型基
板にはＮチャネルの「ε丁を、また、Ｎウェル１３０に
はＰチャネルのＦＥＴｔそれぞれ作り込む。従って、両
ＦＥＴの構成成分中には導電型が異なるが機能が同一の
５１２分が含まれているが、同一の機能を有する構成成
分には、第一製法において用いた番号と同一の番号を付
して示す。
用い、これに通常の方法で、Ｎ型ウェル１３０を形成す
る（第１３図（Ａ））。そしで、この後工程で、Ｐ型基
板にはＮチャネルの「ε丁を、また、Ｎウェル１３０に
はＰチャネルのＦＥＴｔそれぞれ作り込む。従って、両
ＦＥＴの構成成分中には導電型が異なるが機能が同一の
５１２分が含まれているが、同一の機能を有する構成成
分には、第一製法において用いた番号と同一の番号を付
して示す。
次に、基板３０の全面に、ダミー膜６０として窒化膜を
被覆しく第１３図（８）） 、続いて、ホトリソエツチ
ング技術を用いて、ダミー膜パターン６２ｒ８形成する
。この二つのパターン６２の間隔は設計に応した高密度
化が図れるように定めれば良い。
被覆しく第１３図（８）） 、続いて、ホトリソエツチ
ング技術を用いて、ダミー膜パターン６２ｒ８形成する
。この二つのパターン６２の間隔は設計に応した高密度
化が図れるように定めれば良い。
次に、このダミー膜パターン６２をエツチングマスクと
して用いて下地凸部３２を形成する（第１３図（Ｃ））
。
して用いて下地凸部３２を形成する（第１３図（Ｃ））
。
続いて、既に説明した第一製法に従って、ゲート電極形
成のためのポリシリコン層７２までを形成する（第１３
図（Ｄ）、第７図（Ｃ）〜第７図（Ｋ）および第８図（
Ｃ）〜第８図（Ｋ）９照）。
成のためのポリシリコン層７２までを形成する（第１３
図（Ｄ）、第７図（Ｃ）〜第７図（Ｋ）および第８図（
Ｃ）〜第８図（Ｋ）９照）。
次に、デュアルグー１ＣＭＯＳ構造とするために一方の
ゲート電極例えばＮチャネルＦＥＴ用のゲート電極を作
製するため、適当なマスクを用いて、ポリシリコン層７
２の所定の領域にＰ（リン）またはＡｓ（ヒ素）イオン
を注入してこの領域を高濃度のＮ型溝電層］３２に変え
、続いて、ＰチャネルＦＥＴ用のゲート電極を作製する
ため、適当なマスクを用いて、ポリシリコン層７２の他
の所定領域を高濃度のＰ型溝電層１３４に変える。然る
後、マスクを除去して例えば第１３図（Ｅ）に示したよ
うな構造体を得る。
ゲート電極例えばＮチャネルＦＥＴ用のゲート電極を作
製するため、適当なマスクを用いて、ポリシリコン層７
２の所定の領域にＰ（リン）またはＡｓ（ヒ素）イオン
を注入してこの領域を高濃度のＮ型溝電層］３２に変え
、続いて、ＰチャネルＦＥＴ用のゲート電極を作製する
ため、適当なマスクを用いて、ポリシリコン層７２の他
の所定領域を高濃度のＰ型溝電層１３４に変える。然る
後、マスクを除去して例えば第１３図（Ｅ）に示したよ
うな構造体を得る。
次に、通常の方法で、これら導電層１３２および１３４
のゲートエツチングを行って、ゲート電極４６をそれぞ
れ形成する（第１３図（Ｆ））。
のゲートエツチングを行って、ゲート電極４６をそれぞ
れ形成する（第１３図（Ｆ））。
尚、このゲート電極のエツチング形成は上述のイオン注
入毎に個別に行っても良い。
入毎に個別に行っても良い。
次に、通常の方法で、中間絶縁膜１３６￥を設け、コン
タクトホール５２および５４を開け、コンタクトインプ
ランテーションを行い、両ＦＥＴ用の第一及第二電極４
８および５０とが、他の所要の配線をそれぞれ形威し、
ＣＭＯＳ構造を完成する（第１３図（Ｇ））。
タクトホール５２および５４を開け、コンタクトインプ
ランテーションを行い、両ＦＥＴ用の第一及第二電極４
８および５０とが、他の所要の配線をそれぞれ形威し、
ＣＭＯＳ構造を完成する（第１３図（Ｇ））。
尚、上述したＣＭＯＳ構造の製造の実施例は第一製法を
用いて両ＦＥ’ｌ同時に形成したが、この発明の他の製
法を用いて製造しても良い。
用いて両ＦＥ’ｌ同時に形成したが、この発明の他の製
法を用いて製造しても良い。
このようにしてＣＭＯＳ構造を製造すると、使用した各
製法のメリットを享受出来る他、ＰおよびＮチャネルの
両ＦＥＴの素子分Ｍｔ容易に行うことが出来、しかも、
素子分離幅を両凸部３２間の間隔および縦方向の高さで
決めることか出来る。従って、集積密度を高めることが
出来る。また、この方法であると、電気的な素子分離幅
を広くとることが出来るので、ＣＭＯＳ構造のラッチア
ップに強くなる。従って、ＣＭＯＳ構造の制御が容易と
なり、ＣＭＯＳ構造の高性能化を図ることが出来る。
製法のメリットを享受出来る他、ＰおよびＮチャネルの
両ＦＥＴの素子分Ｍｔ容易に行うことが出来、しかも、
素子分離幅を両凸部３２間の間隔および縦方向の高さで
決めることか出来る。従って、集積密度を高めることが
出来る。また、この方法であると、電気的な素子分離幅
を広くとることが出来るので、ＣＭＯＳ構造のラッチア
ップに強くなる。従って、ＣＭＯＳ構造の制御が容易と
なり、ＣＭＯＳ構造の高性能化を図ることが出来る。
この発明は上述した特定の実施例につき説明したが、こ
れらの実施例は単なる好適例にすぎず、従って、この発
明は、これらの実施例にのみ限定されるものではなく、
多くの変更または変形を行うことが出来る。
れらの実施例は単なる好適例にすぎず、従って、この発
明は、これらの実施例にのみ限定されるものではなく、
多くの変更または変形を行うことが出来る。
例えば、第４構造および第５構造の実施例の場合、主電
極領域を低抵抗化するための不純物導入は、共にゲート
電極形成前の第７工程において行ったが、これは第１、
第２、第３構造で行ったように配線用のコンタクトホー
ル形成後に行うことできる。そしで、この違いによりゲ
ート電極下側への不純物の拡散量を制御できることにな
る。
極領域を低抵抗化するための不純物導入は、共にゲート
電極形成前の第７工程において行ったが、これは第１、
第２、第３構造で行ったように配線用のコンタクトホー
ル形成後に行うことできる。そしで、この違いによりゲ
ート電極下側への不純物の拡散量を制御できることにな
る。
また、ＣＭＯ８構造作成時のウェルも本例ではＰ型基板
にＮウェルを形成したが、Ｎ型基板にＰウェルを形成す
るなどの他のウェル構造としてもよく、目的の特性に合
わせて選択できる。
にＮウェルを形成したが、Ｎ型基板にＰウェルを形成す
るなどの他のウェル構造としてもよく、目的の特性に合
わせて選択できる。
また、ＣＭＯＳ構造のゲート電極の導電型についても、
前記実施例ではデュアルゲートを示したが、Ｐチャネル
、Ｎチャネルの両方に同し導電型を用いてもよい。
前記実施例ではデュアルゲートを示したが、Ｐチャネル
、Ｎチャネルの両方に同し導電型を用いてもよい。
（発明の効果）
上述した説明からも明らかなように、この発明の電界効
果トランジスタの構造によれば、ソース・トレイン導電
層を構成する主電極領域と、下地との接合面積を従来よ
りも大幅に、がっ、必要最小限に小ざくすることが出来
るので、接合容量が対応して小古くなる。従って、相当
の電流駆動能力の向上か期待できる。また、この接合面
積の大きざによらず、主電極領域の層厚を厚くすること
か出来るので、主電極９Ｎ域は低抵抗化できる。
果トランジスタの構造によれば、ソース・トレイン導電
層を構成する主電極領域と、下地との接合面積を従来よ
りも大幅に、がっ、必要最小限に小ざくすることが出来
るので、接合容量が対応して小古くなる。従って、相当
の電流駆動能力の向上か期待できる。また、この接合面
積の大きざによらず、主電極領域の層厚を厚くすること
か出来るので、主電極９Ｎ域は低抵抗化できる。
また、主電極領域をポリシリコンで形成しているため、
主電極領域へ注入されている不純物のゲート電極の下方
向への拡散を最小限度に押えることが出来る。その結果
、短チヤネル効果およびパンチスルーの発生を可及的に
抑えることが出来る。
主電極領域へ注入されている不純物のゲート電極の下方
向への拡散を最小限度に押えることが出来る。その結果
、短チヤネル効果およびパンチスルーの発生を可及的に
抑えることが出来る。
また、この発明の電界効果トランジスタの製造方法によ
れば、主に、ゲート電極を自己整合的に形成出来るので
、精度良く、がっ、容易に素子形成が出来る。
れば、主に、ゲート電極を自己整合的に形成出来るので
、精度良く、がっ、容易に素子形成が出来る。
また、素子分離のための絶縁層を最初から作り込んでお
かなくても、ポリシリコンの熱酸化処理によって、この
素子分離のための上側絶縁層部分と主電極領域（ソース
・トレイン導電層）とを同時に形成することか出来る。
かなくても、ポリシリコンの熱酸化処理によって、この
素子分離のための上側絶縁層部分と主電極領域（ソース
・トレイン導電層）とを同時に形成することか出来る。
また、ポリシリコン層上に熱酸化防止膜を設けて、熱酸
化することによって酸化膜の上側絶縁層部分を形成する
場合には、この熱酸化と同時に主電極領域を画成するこ
とか出来る。いずれの場合であっても、主電極領域と下
地基板か接合しているのはチャネル形戊領域近傍である
ため、下地側の素子間路Ｍを長くでき、また、上側絶縁
層部分の幅を小さくすることが出来るので、この集積回
路に絹み込む素子の集積度を従来よりも高めることが出
来る。
化することによって酸化膜の上側絶縁層部分を形成する
場合には、この熱酸化と同時に主電極領域を画成するこ
とか出来る。いずれの場合であっても、主電極領域と下
地基板か接合しているのはチャネル形戊領域近傍である
ため、下地側の素子間路Ｍを長くでき、また、上側絶縁
層部分の幅を小さくすることが出来るので、この集積回
路に絹み込む素子の集積度を従来よりも高めることが出
来る。
また、この発明の製造方法を用いてＣＭＯ８構造′を製
造する場合には、ＮおよびＰチャネルＦＥＴの間隔は、
下地に形成する凸部の間隔で決るので、従来よりも０Ｍ
Ｏ５構造の高集積化が図れる。また、形成したＣＭＯＳ
構造はラッチアップに強いので、０ＭＯ５構造の高性能
化を達成することが出来る。
造する場合には、ＮおよびＰチャネルＦＥＴの間隔は、
下地に形成する凸部の間隔で決るので、従来よりも０Ｍ
Ｏ５構造の高集積化が図れる。また、形成したＣＭＯＳ
構造はラッチアップに強いので、０ＭＯ５構造の高性能
化を達成することが出来る。
第１図は、この発明の電界効果トランジスタの説明に供
する図であって、第１図（Ａ）は要部平面図、第１図（
Ｂ）は電界効果トランジスタの第一構造の実施例を説明
するための第１図（Ａ）のＩ−Ｉ線に沿ってとった断面
切口を示す図、第１図（Ｃ）は第１図ＡのＩＩ −ＩＩ
線に沿ってとった断面を含む部分的斜視図、 第２図は、従来の代表的なＭＯＳ Ｆ Ｅ Ｔの構造の
説明に供する断面図、 第３図は、この発明の電界効果トランジスタの第二構造
の実施例を説明するための第１図（Ａ）と同様な断面図
、 第４図は、この発明の電界効果トランジスタの第三構造
の実施例を説明するための第１図（Ａ）と同様な断面図
、 第５図は、この発明の電界効果トランジスタの第四構造
の実施例を説明するための第１図（Ａ）と同様な断面図
、 第６図は、この発明の電界効果トランジスタの第五構造
の実施例を説明するための第１図（Ａ）と同様な断面図
、 第７図（Ａ）〜第７図（○）および第８図（Ａ）〜第８
図（○）は、この発明の電界幼果トランジスタの第一構
造の製造方法の説明に供する工程図であって、第７図お
よび第８図の各図は製造工程段階で得られた構造体の第
１図（Ａ）のｌ１ｌ−ＩＩＩ線およびＴＶ−ＴＶ線に沿
ってそれぞれとった断面にそれぞれ対応する断面でそれ
ぞれ示した図、 第９図（Ａ）〜第９図ＣＦ）は、この発明の電界効果ト
ランジスタの第二構造の製造方法の説明に供する工程図
であって、各図は製造工程段階で得られた構造体の第１
図（Ａ）のｍ−■線に沿ってとった断面に対応する断面
で示した図、第１０図（Ａ）〜第１０図（Ｌ）は、この
発明の電界効果トランジスタの第三構造の製造方法の説
明に供する工程図であって、各図は製造工程段階で得ら
れた構造体の第１図（Ａ）の■−ｍ線に沿ってとった断
面に対応する断面で示した図、第１１図（Ａ）〜第１１
図（Ｋ）は、この発明の電界効果トランジスタの第四構
造の製造方法の説明に供する工程図であって、各図は製
造工程段階で得られた構造体の第１図（Ａ）のｍ−■線
に治ってとった断面に対応する断面で示した図、第１２
図（Ａ）〜第１２図（「）は、この発明の電界効果トラ
ンジスタの第五構造の製造方法の説明に供する工程図で
あって、各図は製造工程段階で得られた構造体の第１図
（Ａ）の［１−ＩＩＩ線に沿ってとった断面に対応する
断面で示した図、第１３図（Ａ）〜第１３図（Ｇ）は、
この発明の電界効果トランジスタの製造方法を用いてＣ
ＭＯＳ構造を製造する例を説明するための製造工程図、 第１４図（Ａ）および第１４図（Ｂ）は、この発明の第
一構造例の製造方法の説明に供する図である。 ３０・・・下地、 ３２・・・凸部３４・・・
平坦部、 ３６・・・下側絶縁層３８・・・第一
主電極領域、４０・・・第二主電極領域４２．４２ａ、
４２ ｂ ・・・上側絶縁層４４・・・ゲート絶縁膜、
４６・・・ゲート電極４８・・・第一主電極、 ５
０・・・第二主電極５２．５４・・・コンタクトホール ５６・・・ゲート開口部（溝、ホール）６０・・・ダミ
ー膜、 ６２・・・ダミー膜パターン６４・・・仮
りの結締被膜（ＰＳＧ被膜）６６・・・整形済みＰＳＧ
被膜 ６８・・・ポリシリコンの予備膜 ７ｏ、７２．９４、］１２・・・ポリシリコン層７４．
１３６・・・中間絶縁膜 ７８・・・ゲートホール、 ８０・・・ゲートコンタク
ト８２・・・第一予備ＳｉＯ２含有膜 ８４・・・第二予備ＳｉＯ２含有膜 ８６・・・第三予備５１０２含有膜 ８８．９２・・・予備ポリシリコン膜 ９０・・・ポリシリコンのサイドウオールＯＯ・・・Ｓ
ｉＯ□含有膜 ０２・・・Ｓ Ｉ Ｏ２含有サイドウオール１０・・・
予備Ｓ Ｉ Ｏ２膜 １４・・・熱酸化防止膜 １６・・・ポリシリコン領域 ２０・・・予備ポリシリコン層 ３０・・・Ｎウェル、 １３２・−Ｎ型導電層３４
・・・Ｐ型溝電層。 ＦＥＴの第一構１ 第１ 図（Ｃ） シー ０ マ ■ ０ ／１＼ 一つ ζユＩ 〜 寸 の の
する図であって、第１図（Ａ）は要部平面図、第１図（
Ｂ）は電界効果トランジスタの第一構造の実施例を説明
するための第１図（Ａ）のＩ−Ｉ線に沿ってとった断面
切口を示す図、第１図（Ｃ）は第１図ＡのＩＩ −ＩＩ
線に沿ってとった断面を含む部分的斜視図、 第２図は、従来の代表的なＭＯＳ Ｆ Ｅ Ｔの構造の
説明に供する断面図、 第３図は、この発明の電界効果トランジスタの第二構造
の実施例を説明するための第１図（Ａ）と同様な断面図
、 第４図は、この発明の電界効果トランジスタの第三構造
の実施例を説明するための第１図（Ａ）と同様な断面図
、 第５図は、この発明の電界効果トランジスタの第四構造
の実施例を説明するための第１図（Ａ）と同様な断面図
、 第６図は、この発明の電界効果トランジスタの第五構造
の実施例を説明するための第１図（Ａ）と同様な断面図
、 第７図（Ａ）〜第７図（○）および第８図（Ａ）〜第８
図（○）は、この発明の電界幼果トランジスタの第一構
造の製造方法の説明に供する工程図であって、第７図お
よび第８図の各図は製造工程段階で得られた構造体の第
１図（Ａ）のｌ１ｌ−ＩＩＩ線およびＴＶ−ＴＶ線に沿
ってそれぞれとった断面にそれぞれ対応する断面でそれ
ぞれ示した図、 第９図（Ａ）〜第９図ＣＦ）は、この発明の電界効果ト
ランジスタの第二構造の製造方法の説明に供する工程図
であって、各図は製造工程段階で得られた構造体の第１
図（Ａ）のｍ−■線に沿ってとった断面に対応する断面
で示した図、第１０図（Ａ）〜第１０図（Ｌ）は、この
発明の電界効果トランジスタの第三構造の製造方法の説
明に供する工程図であって、各図は製造工程段階で得ら
れた構造体の第１図（Ａ）の■−ｍ線に沿ってとった断
面に対応する断面で示した図、第１１図（Ａ）〜第１１
図（Ｋ）は、この発明の電界効果トランジスタの第四構
造の製造方法の説明に供する工程図であって、各図は製
造工程段階で得られた構造体の第１図（Ａ）のｍ−■線
に治ってとった断面に対応する断面で示した図、第１２
図（Ａ）〜第１２図（「）は、この発明の電界効果トラ
ンジスタの第五構造の製造方法の説明に供する工程図で
あって、各図は製造工程段階で得られた構造体の第１図
（Ａ）の［１−ＩＩＩ線に沿ってとった断面に対応する
断面で示した図、第１３図（Ａ）〜第１３図（Ｇ）は、
この発明の電界効果トランジスタの製造方法を用いてＣ
ＭＯＳ構造を製造する例を説明するための製造工程図、 第１４図（Ａ）および第１４図（Ｂ）は、この発明の第
一構造例の製造方法の説明に供する図である。 ３０・・・下地、 ３２・・・凸部３４・・・
平坦部、 ３６・・・下側絶縁層３８・・・第一
主電極領域、４０・・・第二主電極領域４２．４２ａ、
４２ ｂ ・・・上側絶縁層４４・・・ゲート絶縁膜、
４６・・・ゲート電極４８・・・第一主電極、 ５
０・・・第二主電極５２．５４・・・コンタクトホール ５６・・・ゲート開口部（溝、ホール）６０・・・ダミ
ー膜、 ６２・・・ダミー膜パターン６４・・・仮
りの結締被膜（ＰＳＧ被膜）６６・・・整形済みＰＳＧ
被膜 ６８・・・ポリシリコンの予備膜 ７ｏ、７２．９４、］１２・・・ポリシリコン層７４．
１３６・・・中間絶縁膜 ７８・・・ゲートホール、 ８０・・・ゲートコンタク
ト８２・・・第一予備ＳｉＯ２含有膜 ８４・・・第二予備ＳｉＯ２含有膜 ８６・・・第三予備５１０２含有膜 ８８．９２・・・予備ポリシリコン膜 ９０・・・ポリシリコンのサイドウオールＯＯ・・・Ｓ
ｉＯ□含有膜 ０２・・・Ｓ Ｉ Ｏ２含有サイドウオール１０・・・
予備Ｓ Ｉ Ｏ２膜 １４・・・熱酸化防止膜 １６・・・ポリシリコン領域 ２０・・・予備ポリシリコン層 ３０・・・Ｎウェル、 １３２・−Ｎ型導電層３４
・・・Ｐ型溝電層。 ＦＥＴの第一構１ 第１ 図（Ｃ） シー ０ マ ■ ０ ／１＼ 一つ ζユＩ 〜 寸 の の
Claims (36)
- （１）チャネルが形成される凸部を有する下地と、下側
絶縁層と、第一および第二主電極領域と、上側絶縁層と
、ゲート電極と、ゲート絶縁膜と、第一および第二主電
極とを具え、 前記下側絶縁層は、前記下地上に前記凸部の周辺を実質
的に埋込むように設けてあり、 前記第一主電極領域は、チャンネル長方向における前記
凸部の一方の側におよび前記第二主電極領域は前記凸部
の他方の側にそれぞれ設けられていて、かつ、前記第一
および第二主電極領域はチャネル幅方向の全幅にわたっ
てこの凸部の一部分とそれぞれ接触しており、 前記上側絶縁層は、前記第一および第二主電極領域をそ
れぞれ覆い、かつ、前記下側絶縁層と協同して第一およ
び第二主電極領域を実質的に画成しており、 前記ゲート電極は前記凸部上に前記ゲート絶縁膜を介し
て設けてあり、 前記第一および第二電極は、前記上側絶縁層に設けたコ
ンタクトホールを経て前記第一および第二主電極領域と
接触するようにそれぞれ設けてある ことを特徴とする電界効果トランジスタ。 - （２）請求項１に記載の電界効果トランジスタにおいて
、前記第一および第二主電極領域は、前記凸部の上端縁
近傍に接触しており、その接触面積は、接触抵抗が当該
電界効果トランジスタの動作特性に影響を及ぼさない程
度の狭い面積とすることを特徴とする電界効果トランジ
スタ。 - （３）請求項２に記載の電界効果トランジスタにおいで
、前記第一および第二主電極領域は、前記凸部の上端縁
と前記凸部の側面で接触していることを特徴とする電界
効果トランジスタ。 - （４）請求項２に記載の電界効果トランジスタにおいて
、前記第一および第二主電極領域は、前記凸部の上端縁
と前記凸部の上面で接触していることを特徴とする電界
効果トランジスタ。 - （５）請求項２に記載の電界効果トランジスタにおいて
、前記第一および第二主電極領域は、前記凸部の上端縁
と前記凸部の側面および上面で接触していることを特徴
とする電界効果トランジスタ。 - （６）請求項１に記載の電界効果トランジスタにおいて
、前記第一および第二主電極領域の基材をポリシリコン
とすることを特徴とする電界効果トランジスタ。 - （７）請求項１に記載の電界効果トランジスタにおいて
、前記上側絶縁層の少なくとも一部分をポリシリコンの
熱酸化膜で形成することを特徴とする電界効果トランジ
スタ。 - （８）請求項１に記載の電界効果トランジスタにおいて
、前記上側絶縁層の少なくとも一部分を素子分離のため
の酸化膜で形成することを特徴とする電界効果トランジ
スタ。 - （９）請求項１に記載の電界効果トランジスタにおいて
、前記下側絶縁層をＰＳＧ、ＢＰＳＧまたはＳｉＯ＿２
のいずれかで形成することを特徴とする電界効果トラン
ジスタ。 - （１０）下地の上面にダミー膜パターンを形成する第１
工程と、 該ダミー膜パターンをマスクとして用いて下地をエッチ
ングしてチャネル領域用の凸部を形成する第２工程と、 前記下地上であって該凸部の周囲に、該凸部の側面と接
触する下側絶縁層を形成する第３工程と、 ポリシリコンのエッチバック技術を用いて、前記下側絶
縁層の全面上に、前記凸部と部分的に接触しかつ前記ダ
ミー膜パターンの上面と同じ高さに達するポリシリコン
層を、形成する第４工程と、 該ポリシリコンを熱酸化して第一および第二主電極領域
を画成すると共に、上側絶縁層を構成する熱酸化膜を形
成する第５工程と、 前記ダミー膜パターンを除去して前記凸部の上面を露出
する第６工程と、 該凸部の上面にゲート絶縁膜を形成する第７工程と、 該ゲート絶縁膜上にゲート電極を形成する第８工程と、 前記上側絶縁膜にコンタクトホールを形成する第９工程
と、 該コンタクトホールを経て前記第一および第二主電極領
域に接触する第一主電極および第二主電極をそれぞれ形
成する第１０工程と を含むことを特徴とする電界効果トランジスタの製造方
法。 - （１１）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第５工程は、 前記チャネル領域のチャネル長方向における前記凸部の
一方の側に第一主電極領域および他方の側に第二主電極
領域をそれぞれ予備的に画成するために、これら主電極
以外のポリシリコン層の部分をその膜厚の一部分にわた
りエッチングする工程と、 該エッチングにより残存したポリシリコン層を熱酸化す
る工程 を含むことを特徴とする電界効果トランジスタの製造方
法。 - （１２）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第３工程は、 前記凸部を含む下地上にＰＳＧまたはＢＰＳＧ膜を形成
する工程と、 形成されたＰＳＧ膜またはＢＰＳＧ膜を加熱フローさせ
て整形する工程と、 整形済みのＰＳＧ膜またはＢＰＳＧ膜をウェットエッチ
ングする工程と を含むことを特徴とする電界効果トランジスタの製造方
法。 - （１３）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第４工程は、 前記下部絶縁層および前記ダミー膜パターンを含む下地
の上側全面にポリシリコンの予備膜を形成する工程と、 該ポリシリコンの予備膜を前記ダミー膜パターンの上面
までエッチバックする工程と を含むことを特徴とする電界効果トランジスタの製造方
法。 - （１４）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第２工程は、 前記ダミー膜パターンのみをマスクとして前記下地をエ
ッチングする工程と を含むことを特徴とする電界効果トランジスタの製造方
法。 - （１５）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第３工程は、 前記下地上にＳｉＯ＿２のエッチバック技術を利用して
前記ダミー膜パターンの上面と同一の高さでＳｉＯ＿２
含有膜を形成する工程と、 該ＳｉＯ＿２含有膜を、前記上面から下方へ前記凸部の
高さ方向の一部分にわたる深さまで、エッチングして該
ダミー膜パターンおよび凸部の側面を露出させる工程と ポリシリコンに対する異方性エッチング技術を利用しで
、前記の露出した側面にサイドウォールを形成する工程
と、 前記ダミー膜パターンおよびサイドウォールをマスクと
して用いて前記ＳｉＯ＿２含有膜を前記凸部の高さ方向
の一部分にわたる深さにまで再エッチングして前記下側
絶縁層を形成する工程とを含むことを特徴とする電界効
果トランジスクの製造方法。 - （１６）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第４工程は、 前記請求項１５て形成した前記下側絶縁層の上側全面に
、ポリシリコンのエッチバック技術を利用して、前記ダ
ミー膜パターンの膜面に達する膜厚のポリシリコン膜を
形成する工程を含み、該ポリシリコン膜および前記サイ
ドウォールで前記ポリシリコン層を構成する ことを特徴とする電界効果トランジスタの製造方法。 - （１７）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第２工程は、 前記ダミー膜パターンを含む下地全面にＣＶＤ法により
ＳｉＯ＿２含有膜を形成する工程と、該ＳｉＯ＿２含有
膜をドライエッチングして該ダミー膜パターンにサイド
ウォールを形成する工程と、 該ダミー膜パターンに該サイドウォールをマスクとして
加えて下地をエッチングする工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - （１８）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第３工程は、 前記請求項１７の第２工程の後に、ＳｉＯ＿２のエッチ
バック技術を利用して、前記下地上に前記ダミー膜パタ
ーンの上面に達する膜厚でＳｉＯ＿２含有予備膜を形成
する工程と、 該予備膜を、前記ダミー膜パターンをマスクとしてエッ
チングして前記サイドウォールを除去すると共に、前記
凸部の上端縁から該凸部の高さ方向の一部分にわたる深
さにまで除去して該凸部の側面および上面の一部分を露
出させると共に、前記予備膜を部分的に残存させる工程
と、 ポリシリコンに対する異方性エッチング技術を利用して
、前記残存した予備膜上であって、前記露出した、凸部
およびダミー膜パターンの側面に、ポリシリコンのサイ
ドウォールを形成する工程と、 前記ダミー膜パターンおよびポリシリコンのサイドウォ
ールをマスクとして用いて前記残存した予備膜を前記凸
部の高さ方向の一部分にわたる深さにまで再エッチング
して前記下層絶縁層を形成する工程と を含むことを特徴とする電界効果トランジスタの製造方
法。 - （１９）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第４工程は、 前記請求項１８における第３工程の後に、ポリシリコン
のエッチバック技術を利用して、前記ダミー膜パターン
の上面に達する膜厚のポリシリコン膜を形成する工程を
含み、 該ポリシリコン膜および前記ポリシリコンのサイドウォ
ールで前記ポリシリコン層を構成することを特徴とする
電界効果トランジスタの製造方法。 - （２０）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第５工程と前記第６工程との間に、前記第一および
第二主電極領域の低抵抗化を図る工程を含む ことを特徴とする電界効果トランジスタの製造方法。 - （２１）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記第９工程と前記第１０工程との闇に、前記第一およ
び第二主電極領域の低抵抗化を図る工程を含む ことを特徴とする電界効果トランジスタの製造方法。 - （２２）下地をエッチングしてチャネル領域用の凸部を
形成する第１工程と、 ＳｉＣ＿２のエッチバック技術を利用して前記下地上で
あって前記凸部の周囲に、該凸部の側面に接触しかつ該
凸部の上面に達する膜厚でＳｉＯ＿２含有膜を下側絶縁
層として形成する第２工程と、該下側絶縁層と凸部の全
面上に平坦な上面を有するポリシリコン層を形成する第
３工程と、前記ポリシリコン層上であって、チャネル長
方向に前記凸部を跨がって、第一および第二主電極領域
の形成予定領域上に熱酸化防止膜を形成する第４工程と
、 前記ポリシリコン層を熱酸化して前記第一および第二主
電極領域用のポリシリコン領域を画成すると共に、上側
絶縁層を構成する素子分離のための酸化膜を形成する第
５工程と、 前記熱酸化防止膜を除去する第６工程と、 前記ポリシリコン領域の低抵抗化を図るためのイオン注
入を行う第７工程と、 前記ポリシリコン領域の前記凸部の上側部分にチャネル
幅方向の凸部の長さを有しかつチャネル長方向の凸部の
幅よりも短い幅を有するゲート開口部を開けて該ポリシ
リコン領域を第一および第二主電極領域に二分する第８
工程と、 該第一および第二主電極領域の露出面に上側絶縁層を構
成する絶縁膜および前記凸部の上面にゲート絶縁膜をそ
れぞれ設ける第９工程と、該ゲート絶縁膜上にゲート電
極を形成する第１０工程と、 前記上側絶縁膜にコンタクトホールを形成する第１１工
程と、 該コンタクトホールを経て前記第一および第二主電極領
域に接触する第一主電極および第二主電極をそれぞれ形
成する第１２工程と を含むことを特徴とする電界効果トランジスタの製造方
法。 - （２３）請求項２２に記載の電界効果トランジスタの製
造方法において、 前記熱酸化防止膜を窒化膜とする ことを特徴とする電界効果トランジスタの製造方法。 - （２４）請求項２２に記載の電界効果トランジスタの製
造方法において、 前記下地をシリコンで形成する場合には、前記第９工程
は熱酸化処理とすることを特徴とする電界効果トランジ
スタの製造方法。 - （２５）請求項２２に記載の電界効果トランジスタの製
造方法において、 前記第７工程を前記第６工程と前記第８工程との間で行
う ことを特徴とする電界効果トランジスタの製造方法。 - （２６）請求項２２に記載の電界効果トランジスタの製
造方法において、 前記第７工程を前記第１１工程と前記第１２工程との間
で行う ことを特徴とする電界効果トランジスタの製造方法。 - （２７）下地の上面にダミー膜パターンを形成する第１
工程と、 前記ダミー膜パターンを含む下地全面にＣＶＤ法により
ＳｉＯ＿２含有膜を形成する第２工程と、該ＳｉＯ＿２
含有膜をドライエッチングして該ダミー膜パターンにサ
イドウォールを形成する第３工程と、 該ダミー膜パターンおよび該サイドウォールをマスクと
して下地をエッチングして凸部を形成する第４工程と、 ＳｉＯ＿２のエッチバック技術を利用して、前記下地上
に前記ダミー膜パターンの上面に達する膜厚でＳｉＯ＿
２含有予備膜を形成する第５工程と、該予備膜および前
記サイドウォールを、前記ダミー膜パターンをマスクと
して、前記凸部の上面の深さにまでエッチング除去し、
残存する予備膜を下側絶縁層とする第６工程と、 ポリシリコンのエッチバック技術を利用して、前記下側
絶縁層および凸部の露出した上面に前記ダミー膜パター
ンの上面の高さのポリシリコン層を形成する第７工程と
、 前記ポリシリコン層の第一および第二主電極領域の形成
予定領域上に、チャネル長方向に前記ダミー膜パターン
を跨がって、熱酸化防止膜を形成する第８工程と、 前記ポリシリコン層を熱酸化して前記第一および第二主
電極領域を画成すると共に、上側絶縁層を構成するフィ
ールド酸化膜を形成する第９工程と、 前記熱酸化防止膜を除去する第１０工程と、前記第一お
よび第二主電極領域の低抵抗化を図るためのイオン注入
を行う第１１工程と、 前記前記ダミー膜パターンを除去することによりゲート
開口部を開ける第１２工程と、 該第一および第二主電極領域の露出面に、上側絶縁層を
構成する絶縁膜を設けると共に、前記凸部の上面にゲー
ト絶縁膜を設ける第１３工程と、該ゲート絶縁膜上にゲ
ート電極を形成する第１４工程と、 前記上側絶縁膜にコンタクトホールを形成する第１５工
程と、 該コンタクトホールを経て前記第一および第二主電極領
域に接触する第一主電極および第二主電極をそれぞれ形
成する第１６工程と を含むことを特徴とする電界効果トランジスタの製造方
法。 - （２８）請求項２７に記載の電界効果トランジスタの製
造方法において、 前記熱酸化防止膜を窒化膜とする ことを特徴とする電界効果トランジスタの製造方法。 - （２９）請求項２７に記載の電界効果トランジスタの製
造方法において、 前記下地をシリコンで形成する場合には、前記第１３工
程は熱酸化処理とする ことを特徴とする電界効果トランジスタの製造方法。 - （３０）請求項２７に記載の電界効果トランジスタの製
造方法において、 前記第１１工程を前記第１０工程と前記第１２工程との
間で行う ことを特徴とする電界効果トランジスタの製造方法。 - （３１）請求項２７に記載の電界効果トランジスタの製
造方法において、 前記第１１工程を前記第１５工程と前記第１６工程との
間で行う ことを特徴とする電界効果トランジスタの製造方法。 - （３２）請求項１０に記載の電界効果トランジスタの製
造方法において、 前記ダミー膜パターンを窒化膜パターンとすることを特
徴とする電界効果トランジスタの製造方法。 - （３３）請求項２７に記載の電界効果トランジスタの製
造方法において、 前記ダミー膜パターンを窒化膜パターンとすることを特
徴とする電界効果トランジスタの製造方法。 - （３４）一方の導電型の下地に他方の導電型のウエルを
形成した後、請求項１０に記載の電界効果トランジスタ
の製造方法を用いて、一方の下地に他方の導電型チャネ
ルの電界効果トランジスタおよび他方の導電型のウェル
内に一方の導電型チャネルの電界効果トランジスタを作
り込む ことを特徴とするＣＭＯＳ構造の製造方法。 - （３５）一方の導電型の下地に他方の導電型のウェルを
形成した後、請求項２２に記載の電界効果トランジスタ
の製造方法を用いて、一方の下地に他方の導電型チャネ
ルの電界効果トランジスタおよび他方の導電型のウェル
内に一方の導電型チャネルの電界効果トランジスタを作
り込む ことを特徴とするＣＭＯＳ構造の製造方法。 - （３６）一方の導電型の下地に他方の導電型のウェルを
形成した後、請求項２７に記載の電界効果トランジスタ
の製造方法を用いて、一方の下地に他方の導電型チャネ
ルの電界効果トランジスタおよび他方の導電型のウェル
内に一方の導電型チャネルの電界効果トランジスタを作
り込む ことを特徴とするＣＭＯＳ構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/739,382 US5132755A (en) | 1989-07-11 | 1991-08-01 | Field effect transistor |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17717489 | 1989-07-11 | ||
| JP1-177174 | 1989-07-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129742A true JPH03129742A (ja) | 1991-06-03 |
Family
ID=16026478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2176999A Pending JPH03129742A (ja) | 1989-07-11 | 1990-07-04 | 電界効果トランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03129742A (ja) |
| KR (1) | KR960009991B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660337B1 (ko) * | 2005-12-28 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트랜지스터 형성방법 |
-
1990
- 1990-07-04 JP JP2176999A patent/JPH03129742A/ja active Pending
- 1990-07-10 KR KR1019900010408A patent/KR960009991B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003825A (ko) | 1991-02-28 |
| KR960009991B1 (ko) | 1996-07-25 |
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