JPH0312776B2 - - Google Patents
Info
- Publication number
- JPH0312776B2 JPH0312776B2 JP9318484A JP9318484A JPH0312776B2 JP H0312776 B2 JPH0312776 B2 JP H0312776B2 JP 9318484 A JP9318484 A JP 9318484A JP 9318484 A JP9318484 A JP 9318484A JP H0312776 B2 JPH0312776 B2 JP H0312776B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- substrate
- oxidation
- oxidizable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 230000002265 prevention Effects 0.000 description 13
- 229910052796 boron Inorganic materials 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- -1 boron ions Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に素
子分離技術の改良に係る。
子分離技術の改良に係る。
半導体装置の素子分離技術としては選択酸化法
が一般的に用いられているが、バーズビーグによ
る寸法変換差が大きく、ホワイトリボンの発生が
素子特性を劣化させる原因となる。基板主面の平
坦化が困難である等の欠点がある。
が一般的に用いられているが、バーズビーグによ
る寸法変換差が大きく、ホワイトリボンの発生が
素子特性を劣化させる原因となる。基板主面の平
坦化が困難である等の欠点がある。
そこで、第１図ａ〜ｆに示すような埋込み型の
素子分離技術が注目されている。
素子分離技術が注目されている。
まず、表面の結晶方位（100）のP-型シリコン
基板１上に膜厚約1000Åの第１の熱酸化膜２を形
成する。次に、素子領域予定部上にホトレジスト
パターン３を形成した後、これをマスクとしてフ
イールド反転防止用の不純物、例えば11B+を加
速エネルギー120keV、ドーズ量３×1013cm-2の
条件でイオン注入し、ボロンドープ層４を形成す
る（第１図ａ図示）。次いで、前記ホトレジスト
パターン３をマスクとして前記第１の熱酸化膜２
の一部をエツチングする。つづいて、前記ホトレ
ジストパターン３を除去した後、熱処理により前
記ボロンドープ層４のボロンを拡散させ、フイー
ルド反転防止層となるＰ型不純物領域５を形成す
る（同図ｂ図示）。つづいて、残存した第１の熱
酸化膜２をマスクとして基板１を6000Å程度エツ
チングして溝６を形成し、その周囲にＰ型フイー
ルド反転防止層７を形成する。つづいて、残存し
ている第１の熱酸化膜２を除去する（同図ｃ図
示）。
基板１上に膜厚約1000Åの第１の熱酸化膜２を形
成する。次に、素子領域予定部上にホトレジスト
パターン３を形成した後、これをマスクとしてフ
イールド反転防止用の不純物、例えば11B+を加
速エネルギー120keV、ドーズ量３×1013cm-2の
条件でイオン注入し、ボロンドープ層４を形成す
る（第１図ａ図示）。次いで、前記ホトレジスト
パターン３をマスクとして前記第１の熱酸化膜２
の一部をエツチングする。つづいて、前記ホトレ
ジストパターン３を除去した後、熱処理により前
記ボロンドープ層４のボロンを拡散させ、フイー
ルド反転防止層となるＰ型不純物領域５を形成す
る（同図ｂ図示）。つづいて、残存した第１の熱
酸化膜２をマスクとして基板１を6000Å程度エツ
チングして溝６を形成し、その周囲にＰ型フイー
ルド反転防止層７を形成する。つづいて、残存し
ている第１の熱酸化膜２を除去する（同図ｃ図
示）。
次いで、溝６の内部を含む基板１表面に膜厚約
500Åの第２の熱酸化膜８を形成した後、全面に
膜厚6000ÅのCVD酸化膜９を堆積する（同図ｄ
図示）。つづいて、全面にホトレジストを塗布し
た後、反応性イオンエツチングによりホトレジス
トをエツチングし、基板１の溝７の形状に対応す
る前記CVD酸化膜９の凹部にのみホトレジスト
１０を残存させる（同図ｅ図示）。つづいて、反
応性イオンエツチングを用いて残存したホトレジ
スト１０、CVD酸化膜９及び第２の熱酸化膜８
を同時に基板１が露出するまでエツチングし、基
板１の溝の内部にCVD酸化膜９を埋設して素子
分離領域を形成する（同図ｆ図示）。
500Åの第２の熱酸化膜８を形成した後、全面に
膜厚6000ÅのCVD酸化膜９を堆積する（同図ｄ
図示）。つづいて、全面にホトレジストを塗布し
た後、反応性イオンエツチングによりホトレジス
トをエツチングし、基板１の溝７の形状に対応す
る前記CVD酸化膜９の凹部にのみホトレジスト
１０を残存させる（同図ｅ図示）。つづいて、反
応性イオンエツチングを用いて残存したホトレジ
スト１０、CVD酸化膜９及び第２の熱酸化膜８
を同時に基板１が露出するまでエツチングし、基
板１の溝の内部にCVD酸化膜９を埋設して素子
分離領域を形成する（同図ｆ図示）。
以下、CVD酸化膜９に囲まれた素子領域に通
常の工程に従い例えばMOS半導体装置を形成す
る。
常の工程に従い例えばMOS半導体装置を形成す
る。
しかし、上述した従来の素子分離技術には以下
のような欠点がある。
のような欠点がある。
すなわち、第１図ａの工程でホトレジストパタ
ーン３をマスクとしてボロンをイオン注入してボ
ロンドープ層４を形成し、同図ｂの工程で熱処理
によりボロンドープ層４のボロンを拡散させてフ
イールド反転防止層となるＰ型不純物領域５を形
成した後、同図ｃの工程で基板１をエツチングし
て溝６を形成し、その周囲にＰ型フイールド反転
防止層７を形成すると、基板１の主面近傍ではボ
ロンの拡散が十分でないため、基板１より高濃度
のフイールド反転防止層が形成されないことにな
る。この結果、同図ｆまでの工程で溝の内部に
CVD酸化膜９を埋設して素子分離領域を形成し
た後、素子領域に例えばMOSトランジスタのN+
型ソース・ドレイン領域を形成した場合、フイー
ルドエツジ（第１図ｆ中破線で表示）では接合リ
ーク電流が発生し易くなり、デバイスの電気的特
性を劣化させるという問題があつた。
ーン３をマスクとしてボロンをイオン注入してボ
ロンドープ層４を形成し、同図ｂの工程で熱処理
によりボロンドープ層４のボロンを拡散させてフ
イールド反転防止層となるＰ型不純物領域５を形
成した後、同図ｃの工程で基板１をエツチングし
て溝６を形成し、その周囲にＰ型フイールド反転
防止層７を形成すると、基板１の主面近傍ではボ
ロンの拡散が十分でないため、基板１より高濃度
のフイールド反転防止層が形成されないことにな
る。この結果、同図ｆまでの工程で溝の内部に
CVD酸化膜９を埋設して素子分離領域を形成し
た後、素子領域に例えばMOSトランジスタのN+
型ソース・ドレイン領域を形成した場合、フイー
ルドエツジ（第１図ｆ中破線で表示）では接合リ
ーク電流が発生し易くなり、デバイスの電気的特
性を劣化させるという問題があつた。
このように基板１の主面近傍にフイールド反転
防止層が形成されないことを防止するために、第
１図ａに対応する工程では浅いイオン注入を行な
い、同図ｃに対応する工程で基板１をエツチング
して溝６を形成した後、再びボロンをイオン注入
するという方法を採用することにより基板１の主
面近傍にもフイールド反転防止層が形成されるよ
うにすることも行なわれている。しかし、この方
法ではイオン注入工程と熱処理工程とが一回づつ
追加され、工程的に繁雑となる。
防止層が形成されないことを防止するために、第
１図ａに対応する工程では浅いイオン注入を行な
い、同図ｃに対応する工程で基板１をエツチング
して溝６を形成した後、再びボロンをイオン注入
するという方法を採用することにより基板１の主
面近傍にもフイールド反転防止層が形成されるよ
うにすることも行なわれている。しかし、この方
法ではイオン注入工程と熱処理工程とが一回づつ
追加され、工程的に繁雑となる。
本発明は上記欠点を解消するためになされたも
のであり、簡便な工程で埋込み型の素子分離領域
の周縁部にもフイールド反転防止層を形成するこ
とができ、接合リーク電流を有効に防止できると
ともに微細な素子分離領域を形成し得る半導体装
置の製造方法を提供しようとするものである。
のであり、簡便な工程で埋込み型の素子分離領域
の周縁部にもフイールド反転防止層を形成するこ
とができ、接合リーク電流を有効に防止できると
ともに微細な素子分離領域を形成し得る半導体装
置の製造方法を提供しようとするものである。
本発明の半導体装置の製造方法は、一導電型の
半導体基板上に耐酸化性膜（例えば窒化シリコン
膜）及び被酸化性膜（例えば多結晶シリコン膜）
を順次堆積する工程と、前記被酸化性膜の一部を
選択的にエツチングする工程と、残存した被酸化
性膜をマスクとして基板と同導電型の不純物をイ
オン注入する工程と、熱酸化を行ない前記被酸化
性膜を酸化膜に変換して体積を膨張させるととも
に不純物を拡散させる工程と、該酸化膜をマスク
として前記耐酸化性膜をエツチングし、更に基板
をエツチングして溝を形成する工程と、該溝の内
部に素子分離用の絶縁膜を埋設する工程とを具備
したことを特徴とするものである。
半導体基板上に耐酸化性膜（例えば窒化シリコン
膜）及び被酸化性膜（例えば多結晶シリコン膜）
を順次堆積する工程と、前記被酸化性膜の一部を
選択的にエツチングする工程と、残存した被酸化
性膜をマスクとして基板と同導電型の不純物をイ
オン注入する工程と、熱酸化を行ない前記被酸化
性膜を酸化膜に変換して体積を膨張させるととも
に不純物を拡散させる工程と、該酸化膜をマスク
として前記耐酸化性膜をエツチングし、更に基板
をエツチングして溝を形成する工程と、該溝の内
部に素子分離用の絶縁膜を埋設する工程とを具備
したことを特徴とするものである。
このような方法によれば、フイールド反転防止
用のイオン注入のマスクとなる被酸化性膜を熱酸
化により酸化膜に変換してその体積を膨張させ、
この酸化膜を基板のエツチングの際のマスクとす
るため、フイールドエツジにもフイールド反転防
止層を確実に形成することができる。したがつ
て、フイールドエツジにPN接合が形成されても
接合リーク電流を低減することができる。また、
被酸化性膜を酸化膜に変換して体積を膨張させた
ことによりレジスト寸法より微細な素子分離領域
を形成することができる。
用のイオン注入のマスクとなる被酸化性膜を熱酸
化により酸化膜に変換してその体積を膨張させ、
この酸化膜を基板のエツチングの際のマスクとす
るため、フイールドエツジにもフイールド反転防
止層を確実に形成することができる。したがつ
て、フイールドエツジにPN接合が形成されても
接合リーク電流を低減することができる。また、
被酸化性膜を酸化膜に変換して体積を膨張させた
ことによりレジスト寸法より微細な素子分離領域
を形成することができる。
以下、本発明の実施例を第２図ａ〜ｈを参照し
て説明する。
て説明する。
まず、表面の結晶方位（100）のP-型シリコン
基板１１の表面に膜厚約500Åの第１の熱酸化膜
１２を形成する。次に、膜厚約500Åの窒化シリ
コン膜（耐酸化性膜）１３及び膜厚約2000Åの多
結晶シリコン膜（被酸化性膜）１４を順次堆積す
る（第２図ａ図示）。つづいて、素子領域予定部
上に最終的な素子分離幅よりも幅の広い開口部を
有するホトレジストパターン１５を形成した後、
これをマスクとして反応性イオンエツチングによ
り前記多結晶シリコン膜１４をエツチングする。
つづいて、ホトレジストパターン１５をマスクと
してフイールド反転防止用の不純物例えば11B+
を加速エネルギー100keV、ドーズ量３×1013cm
-2の条件でイオン注入してボロンドープ層１６を
形成する（同図ｂ図示）。つづいて、前記ホトレ
ジストパターン１５を除去した後、燃焼酸化雰囲
気中で熱酸化を行ない前記多結晶シリコン膜１４
を第２の熱酸化膜１７に変換してその体積を膨張
させる。これと同時にボロンドープ層１６のボロ
ンが拡散してフイールド反転防止層となるＰ型不
純物領域１８が形成される（同図ｃ図示）。
基板１１の表面に膜厚約500Åの第１の熱酸化膜
１２を形成する。次に、膜厚約500Åの窒化シリ
コン膜（耐酸化性膜）１３及び膜厚約2000Åの多
結晶シリコン膜（被酸化性膜）１４を順次堆積す
る（第２図ａ図示）。つづいて、素子領域予定部
上に最終的な素子分離幅よりも幅の広い開口部を
有するホトレジストパターン１５を形成した後、
これをマスクとして反応性イオンエツチングによ
り前記多結晶シリコン膜１４をエツチングする。
つづいて、ホトレジストパターン１５をマスクと
してフイールド反転防止用の不純物例えば11B+
を加速エネルギー100keV、ドーズ量３×1013cm
-2の条件でイオン注入してボロンドープ層１６を
形成する（同図ｂ図示）。つづいて、前記ホトレ
ジストパターン１５を除去した後、燃焼酸化雰囲
気中で熱酸化を行ない前記多結晶シリコン膜１４
を第２の熱酸化膜１７に変換してその体積を膨張
させる。これと同時にボロンドープ層１６のボロ
ンが拡散してフイールド反転防止層となるＰ型不
純物領域１８が形成される（同図ｃ図示）。
次いで、前記第２の熱酸化膜１７をマスクとし
て前記窒化シリコン膜１３及び第１の熱酸化膜１
２を順次エツチングし、更に基板１１を約6000Å
程度エツチングして溝１９を形成し、その周囲に
Ｐ型フイールド反転防止層２０を形成する（同図
ｄ図示）。つづいて、第２の熱酸化膜１７、窒化
シリコン膜１３及び第１の熱酸化膜１２を順次エ
ツチング除去する（同図ｅ図示）。
て前記窒化シリコン膜１３及び第１の熱酸化膜１
２を順次エツチングし、更に基板１１を約6000Å
程度エツチングして溝１９を形成し、その周囲に
Ｐ型フイールド反転防止層２０を形成する（同図
ｄ図示）。つづいて、第２の熱酸化膜１７、窒化
シリコン膜１３及び第１の熱酸化膜１２を順次エ
ツチング除去する（同図ｅ図示）。
次いで、溝１９の内面を含む基板１１の表面に
膜厚約500Åの第３の熱酸化膜２１を形成する。
つづいて、全面に膜厚約6000ÅのCVD酸化膜２
２を堆積する（同図ｆ図示）。つづいて、全面に
ホトレジストを塗布した後、反応性イオンエツチ
ングによりこのホトレジストパターンをエツチン
グし、溝１９の形状に対応するCVD酸化膜２２
の凹部にホトレジスト２３を残存させる（同図ｇ
図示）。つづいて、反応性イオンエツチングによ
り残存したホトレジスト２３、CVD酸化膜２２
及び第３の熱酸化膜２１を同時に基板１１が露出
するまでエツチングし、溝の内部に第３の熱酸化
膜２１を介してCVD酸化膜２２を埋設して素子
分離領域を形成する（同図ｈ図示）。
膜厚約500Åの第３の熱酸化膜２１を形成する。
つづいて、全面に膜厚約6000ÅのCVD酸化膜２
２を堆積する（同図ｆ図示）。つづいて、全面に
ホトレジストを塗布した後、反応性イオンエツチ
ングによりこのホトレジストパターンをエツチン
グし、溝１９の形状に対応するCVD酸化膜２２
の凹部にホトレジスト２３を残存させる（同図ｇ
図示）。つづいて、反応性イオンエツチングによ
り残存したホトレジスト２３、CVD酸化膜２２
及び第３の熱酸化膜２１を同時に基板１１が露出
するまでエツチングし、溝の内部に第３の熱酸化
膜２１を介してCVD酸化膜２２を埋設して素子
分離領域を形成する（同図ｈ図示）。
以下、CVD酸化膜２２に囲まれた素子領域に
通常の工程に従い例えばMOS半導体装置を形成
する。
通常の工程に従い例えばMOS半導体装置を形成
する。
しかして上記方法によれば、第２図ｂの工程で
最終的な素子分離幅よりも幅の広い開口部を有す
る被酸化性膜（多結晶シリコン膜１４）をマスク
としてフイールド反転防止用のボロンをイオン注
入した後、同図ｃの工程で多結晶シリコン膜１４
を熱酸化して第２の熱酸化膜１７とし、その体積
を膨張させることによりその開口部を最終的な素
子分離幅と同一にするとともにボロンを拡散させ
てフイールド反転防止層となるＰ型不純物領域１
８を形成するので、同図ｄの工程で第２の熱酸化
膜１７をマスクとして基板１１をエツチングして
溝１９を形成すると、最終的にフイールドエツジ
となる基板１１主面にも確実にフイールド反転防
止層２０が形成される。この結果、同図ｅ〜ｈの
工程で溝１９の内部に第３の熱酸化膜２１を介し
てCVD酸化膜２２を埋設して素子分離領域を形
成した後、CVD酸化膜２２に囲まれた素子領域
に例えばMOSトランジスタのN+型ソース、ドレ
イン領域が形成されても比較的高濃度のＰ型フイ
ールド反転防止層２０とのPN接合となるので接
合リーク電流を低減することができる。
最終的な素子分離幅よりも幅の広い開口部を有す
る被酸化性膜（多結晶シリコン膜１４）をマスク
としてフイールド反転防止用のボロンをイオン注
入した後、同図ｃの工程で多結晶シリコン膜１４
を熱酸化して第２の熱酸化膜１７とし、その体積
を膨張させることによりその開口部を最終的な素
子分離幅と同一にするとともにボロンを拡散させ
てフイールド反転防止層となるＰ型不純物領域１
８を形成するので、同図ｄの工程で第２の熱酸化
膜１７をマスクとして基板１１をエツチングして
溝１９を形成すると、最終的にフイールドエツジ
となる基板１１主面にも確実にフイールド反転防
止層２０が形成される。この結果、同図ｅ〜ｈの
工程で溝１９の内部に第３の熱酸化膜２１を介し
てCVD酸化膜２２を埋設して素子分離領域を形
成した後、CVD酸化膜２２に囲まれた素子領域
に例えばMOSトランジスタのN+型ソース、ドレ
イン領域が形成されても比較的高濃度のＰ型フイ
ールド反転防止層２０とのPN接合となるので接
合リーク電流を低減することができる。
なお、上記実施例では耐酸化性膜である窒化シ
リコン膜１３を堆積する前に基板１１表面に第１
の熱酸化膜１２を形成しているが、第１の熱酸化
膜１２を形成しなくてもよい。ただし、窒化シリ
コン膜１３の下に熱酸化膜を形成していない場
合、第３図ｃの工程における多結晶シリコン膜１
４の熱酸化時に基板１１表面にホワイトリボンが
発生して素子特性を劣化させるおそれがあるの
で、窒化シリコン膜１３の下に熱酸化膜を形成す
ることが望ましい。
リコン膜１３を堆積する前に基板１１表面に第１
の熱酸化膜１２を形成しているが、第１の熱酸化
膜１２を形成しなくてもよい。ただし、窒化シリ
コン膜１３の下に熱酸化膜を形成していない場
合、第３図ｃの工程における多結晶シリコン膜１
４の熱酸化時に基板１１表面にホワイトリボンが
発生して素子特性を劣化させるおそれがあるの
で、窒化シリコン膜１３の下に熱酸化膜を形成す
ることが望ましい。
また、上記実施例では第２図ｆの工程でCVD
酸化膜２２を堆積する前に溝１９の内部を含む基
板１１表面に第３の熱酸化膜２１を形成している
が、第３の熱酸化膜２１は形成しなくてもよい。
ただし、第３の熱酸化膜を形成しない場合、基板
１１に膜質の劣るCVD酸化膜２２が直接接触す
ることになり素子特性を劣化させるおそれがある
ので、第３の熱酸化膜２１を形成することが望ま
しい。
酸化膜２２を堆積する前に溝１９の内部を含む基
板１１表面に第３の熱酸化膜２１を形成している
が、第３の熱酸化膜２１は形成しなくてもよい。
ただし、第３の熱酸化膜を形成しない場合、基板
１１に膜質の劣るCVD酸化膜２２が直接接触す
ることになり素子特性を劣化させるおそれがある
ので、第３の熱酸化膜２１を形成することが望ま
しい。
以上詳述した如く本発明の半導体装置の製造方
法によれば、埋込み型の素子分離領域の周縁部に
確実にフイールド反転防止層を形成することがで
き、接合リーク電流を低減できる等顕著な効果を
奏するものである。
法によれば、埋込み型の素子分離領域の周縁部に
確実にフイールド反転防止層を形成することがで
き、接合リーク電流を低減できる等顕著な効果を
奏するものである。
第１図ａ〜ｆは従来の素子分離技術を工程順に
示す断面図、第２図ａ〜ｈは本発明の実施例にお
ける素子分離技術を工程順に示す断面図である。 １１……P-型シリコン基板、１２……第１の
熱酸化膜、１３……窒化シリコン膜、１４……多
結晶シリコン膜、１５……ホトレジストパター
ン、１６……ボロンドープ層、１７……第２の熱
酸化膜、１８……Ｐ型不純物領域、１９……溝、
２０……Ｐ型フイールド反転防止層、２１……第
３の熱酸化膜、２２……CVD酸化膜、２３……
ホトレジスト。
示す断面図、第２図ａ〜ｈは本発明の実施例にお
ける素子分離技術を工程順に示す断面図である。 １１……P-型シリコン基板、１２……第１の
熱酸化膜、１３……窒化シリコン膜、１４……多
結晶シリコン膜、１５……ホトレジストパター
ン、１６……ボロンドープ層、１７……第２の熱
酸化膜、１８……Ｐ型不純物領域、１９……溝、
２０……Ｐ型フイールド反転防止層、２１……第
３の熱酸化膜、２２……CVD酸化膜、２３……
ホトレジスト。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板上に耐酸化性膜及び被
酸化性膜を順次堆積する工程と、前記被酸化性膜
の一部を選択的にエツチングする工程と、残存し
た被酸化性膜をマスクとして基板と同導電型の不
純物をイオン注入する工程と、熱酸化を行ない前
記被酸化性膜を酸化膜に変換して体積を膨張させ
るとともに不純物を拡散させる工程と、該酸化膜
をマスクとして前記耐酸化性膜をエツチングし、
更に基板をエツチングして溝を形成する工程と、
該溝の内部に素子分離用の絶縁膜を埋設する工程
とを具備したことを特徴とする半導体装置の製造
方法。 ２ 耐酸化性膜として窒化シリコン膜を、被酸化
性膜として多結晶シリコン膜をそれぞれ用いる特
許請求の範囲第１項記載の半導体装置の製造方
法。 ３ 半導体基板上に耐酸化性膜を堆積する前に、
基板上に熱酸化膜を形成する特許請求の範囲第１
項記載の半導体装置の製造方法。 ４ 半導体基板に形成された溝の内部に素子分離
用の絶縁膜を埋設する前に溝の内部を含む基板表
面に熱酸化膜を形成する特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9318484A JPS60236247A (ja) | 1984-05-10 | 1984-05-10 | 半導体装置の製造方法 |
| US06/680,909 US4570325A (en) | 1983-12-16 | 1984-12-12 | Manufacturing a field oxide region for a semiconductor device |
| DE8484115477T DE3485880T2 (de) | 1983-12-16 | 1984-12-14 | Verfahren zur herstellung von halbleiteranordnungen. |
| EP84115477A EP0146895B1 (en) | 1983-12-16 | 1984-12-14 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9318484A JPS60236247A (ja) | 1984-05-10 | 1984-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60236247A JPS60236247A (ja) | 1985-11-25 |
| JPH0312776B2 true JPH0312776B2 (ja) | 1991-02-21 |
Family
ID=14075487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9318484A Granted JPS60236247A (ja) | 1983-12-16 | 1984-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8950566B2 (en) | 1996-05-13 | 2015-02-10 | Cummins Allison Corp. | Apparatus, system and method for coin exchange |
| US9129271B2 (en) | 2000-02-11 | 2015-09-08 | Cummins-Allison Corp. | System and method for processing casino tickets |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355870B1 (ko) * | 1999-06-02 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
-
1984
- 1984-05-10 JP JP9318484A patent/JPS60236247A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8950566B2 (en) | 1996-05-13 | 2015-02-10 | Cummins Allison Corp. | Apparatus, system and method for coin exchange |
| US9129271B2 (en) | 2000-02-11 | 2015-09-08 | Cummins-Allison Corp. | System and method for processing casino tickets |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60236247A (ja) | 1985-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4570325A (en) | Manufacturing a field oxide region for a semiconductor device | |
| JP2795565B2 (ja) | 半導体記憶素子の製造方法 | |
| JPH0697665B2 (ja) | 集積回路構成体の製造方法 | |
| JPH0815182B2 (ja) | 半導体装置の素子分離方法 | |
| JPS61141151A (ja) | Ｃｍｏｓ回路の能動領域間を分離する絶縁層の形成方法と製造方法 | |
| JPH0312776B2 (ja) | ||
| JP2838693B2 (ja) | 半導体素子の製造方法 | |
| JPH05166823A (ja) | 半導体装置の製造方法 | |
| KR910008978B1 (ko) | 반도체 장치의 제조방법 | |
| JP3311082B2 (ja) | 半導体装置の製造方法 | |
| KR100223936B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| JPS59161838A (ja) | 半導体装置及びその製造方法 | |
| KR100268931B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JPH0226034A (ja) | 半導体装置の製造方法 | |
| JP2817213B2 (ja) | 半導体装置の製造方法 | |
| JP3446378B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH03222480A (ja) | 半導体装置およびその製造方法 | |
| KR960026766A (ko) | 트랜지스터 제조방법 | |
| JPH0555204A (ja) | 半導体装置の製造方法 | |
| KR19980046004A (ko) | 반도체 소자 및 그의 제조방법 | |
| JPH0322421A (ja) | 半導体装置の製造方法 | |
| JPH03147371A (ja) | 半導体装置の製造方法 | |
| JPH053210A (ja) | 半導体装置の製造方法 | |
| JPH09172060A (ja) | トレンチ素子分離構造を備えた半導体装置及びその製造方法 | |
| JPS59161859A (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 |