JPH03121421A - 薄膜トランジスタアレイ基板 - Google Patents
薄膜トランジスタアレイ基板Info
- Publication number
- JPH03121421A JPH03121421A JP1260428A JP26042889A JPH03121421A JP H03121421 A JPH03121421 A JP H03121421A JP 1260428 A JP1260428 A JP 1260428A JP 26042889 A JP26042889 A JP 26042889A JP H03121421 A JPH03121421 A JP H03121421A
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- JP
- Japan
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- thin film
- bus line
- film transistor
- tftrs
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 title claims description 11
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリックス液晶デイスプレィに
用いる薄膜トランジスタ基板に関し、特に冗長性のある
薄膜トランジスタアレイの構成に関する。
用いる薄膜トランジスタ基板に関し、特に冗長性のある
薄膜トランジスタアレイの構成に関する。
従来、この種の薄膜トランジスタアレイ基板は、ゲート
バスラインとドレインバスラインの交点に１個の薄膜ト
ランジスタが設けられたものとなっていた。ごく少数の
例に２個の薄膜トランジスタを直列に接続したものがあ
るが、これは冗長性を目的としたものではなく、薄膜ト
ランジスタのオン抵抗レベルが１個では低いため２個直
列に使って実用レベルまで引き上げたものである。
バスラインとドレインバスラインの交点に１個の薄膜ト
ランジスタが設けられたものとなっていた。ごく少数の
例に２個の薄膜トランジスタを直列に接続したものがあ
るが、これは冗長性を目的としたものではなく、薄膜ト
ランジスタのオン抵抗レベルが１個では低いため２個直
列に使って実用レベルまで引き上げたものである。
薄膜トランジスタアレイ基板の薄膜トランジスタは、１
０万個以上の素子が、数インチ角から１０数インチ角の
大きさの基板に配置されており、これらの薄膜トランジ
スタを無欠陥にすることは、非常に難かしい、上述した
従来の薄膜トランジスタ基板は、薄膜トランジスタが短
絡している場合及び断線している場合、液晶デイスプレ
ィ上で明点欠陥、暗点欠陥となる。現在、実用化されて
いるアクティブマトリクス液晶デイスプレィは、少ない
ものでも２〜３個の点欠陥が存在する。
０万個以上の素子が、数インチ角から１０数インチ角の
大きさの基板に配置されており、これらの薄膜トランジ
スタを無欠陥にすることは、非常に難かしい、上述した
従来の薄膜トランジスタ基板は、薄膜トランジスタが短
絡している場合及び断線している場合、液晶デイスプレ
ィ上で明点欠陥、暗点欠陥となる。現在、実用化されて
いるアクティブマトリクス液晶デイスプレィは、少ない
ものでも２〜３個の点欠陥が存在する。
本発明の目的は、従来の薄膜トランジスタアレイ基板の
有する欠点を除き、冗長性のある薄膜トランジスタアレ
イ基板を提供することである。
有する欠点を除き、冗長性のある薄膜トランジスタアレ
イ基板を提供することである。
本発明は、複数本のゲートバスラインと複数本のドレイ
ンバスラインが互いに直交するように設けられ、ゲート
バスラインとドレインバスラインの交点に複数の薄膜ト
ランジスタが配置された薄膜トランジスタアレイ基板に
おいて、複数の薄膜トランジスタは、４個から構成され
、これら４個の薄膜トランジスタを２個づつ直列に結ば
れた組を並列に結ぶことを特徴とする。
ンバスラインが互いに直交するように設けられ、ゲート
バスラインとドレインバスラインの交点に複数の薄膜ト
ランジスタが配置された薄膜トランジスタアレイ基板に
おいて、複数の薄膜トランジスタは、４個から構成され
、これら４個の薄膜トランジスタを２個づつ直列に結ば
れた組を並列に結ぶことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の原理を示す回路図である。第１図にお
いて、ｉはゲートバスライン、ｊはドレインバスライン
で、この交点に４個の薄膜トランジスタ’ｒ、、、 ’
ｒ、２． ’ｒ２１． ’ｒ２□が配置されている。
いて、ｉはゲートバスライン、ｊはドレインバスライン
で、この交点に４個の薄膜トランジスタ’ｒ、、、 ’
ｒ、２． ’ｒ２１． ’ｒ２□が配置されている。
Ｔ１１とＴ１２． Ｔ２．とＴ２２は、直列に結線され
ており、Ｔ、ｌ、Ｔ２２のドレイン電極はドレインバス
ラインに接続され、Ｔ、２． Ｔ２１のソース電極は液
晶り表示ピクセル容量ＣＬｃの一方の電極に接続され、
対向する電極は他のピクセル容量と共通に接続されてい
る。
ており、Ｔ、ｌ、Ｔ２２のドレイン電極はドレインバス
ラインに接続され、Ｔ、２． Ｔ２１のソース電極は液
晶り表示ピクセル容量ＣＬｃの一方の電極に接続され、
対向する電極は他のピクセル容量と共通に接続されてい
る。
このような構成により、いま薄膜トランジスタ１個のオ
ン抵抗、オフ抵抗をそれぞれＲ，、、Ｒｏ、ｆとした場
合、１個の薄膜トランジスタが短絡した時、オン抵抗は
２／３Ｒｏｌｌ、オフ抵抗は２Ｒ０ｒｅになる。又、４
個とも正常な場合は、オン抵抗はＲ０□オフ抵抗はＲ、
、、となる。したがって薄膜トランジスタのオン／オフ
特性は、アクティブマトリクス液晶デイスプレィのアド
レス機能に対し十分な余裕があり、オン抵抗２Ｒ，。、
オフ抵抗３ ／ ２ Ｒｏｔｔに対しなんら問題はない
。
ン抵抗、オフ抵抗をそれぞれＲ，、、Ｒｏ、ｆとした場
合、１個の薄膜トランジスタが短絡した時、オン抵抗は
２／３Ｒｏｌｌ、オフ抵抗は２Ｒ０ｒｅになる。又、４
個とも正常な場合は、オン抵抗はＲ０□オフ抵抗はＲ、
、、となる。したがって薄膜トランジスタのオン／オフ
特性は、アクティブマトリクス液晶デイスプレィのアド
レス機能に対し十分な余裕があり、オン抵抗２Ｒ，。、
オフ抵抗３ ／ ２ Ｒｏｔｔに対しなんら問題はない
。
第２図は本発明の第１の実施例の模式平面図である。基
板上にクロム膜を１００ＯＡの厚さにスパッタ成膜し、
フォトリングラフィ法により破線で示すゲートバスライ
ン１を形成する０次に、ゲート絶縁膜として、窒化シリ
コン膜を３００ＯＡ、半導体膜としてアモルファスシリ
コン膜を３００ＯＡの厚さにプラズマＣＶＤにより連続
成膜し、フォトリソグラフィ法により半導体膜３のみを
点線で示す形状に加工する０次に、プラズマＣＶＤによ
りリンドープのｎ＋アモルファスシリコン膜を５００Ａ
の厚さに、次にクロム膜を３０００への厚さにスパッタ
成膜し、実線で示すドレインバスライン２、ドレイン電
極４ａ、４ｂ、４ｃ、４ｄ、ソース電極５ａ、５ｂ、５
ｃ、５ｄをフォトリソグラフィ法で形成する。最後に、
表示ピクセル電極として酸化インジューム・スズ膜を１
０００Ａの厚さにスパッタ成膜し、フォトリソグラフィ
法により、−点鎖線で示す形状に加工する０図中、斜線
部分が薄膜トランジスタのチャネル部６ａ、 ６ｂ、６
ｃ、６ｄで、ゲートバスラインに中電位が印加されると
低抵抗になり、０電位で高抵抗になる。なお、チャネル
部のチャネル長、チャネル幅は、各々２０μｍ、１０μ
ｍである。
板上にクロム膜を１００ＯＡの厚さにスパッタ成膜し、
フォトリングラフィ法により破線で示すゲートバスライ
ン１を形成する０次に、ゲート絶縁膜として、窒化シリ
コン膜を３００ＯＡ、半導体膜としてアモルファスシリ
コン膜を３００ＯＡの厚さにプラズマＣＶＤにより連続
成膜し、フォトリソグラフィ法により半導体膜３のみを
点線で示す形状に加工する０次に、プラズマＣＶＤによ
りリンドープのｎ＋アモルファスシリコン膜を５００Ａ
の厚さに、次にクロム膜を３０００への厚さにスパッタ
成膜し、実線で示すドレインバスライン２、ドレイン電
極４ａ、４ｂ、４ｃ、４ｄ、ソース電極５ａ、５ｂ、５
ｃ、５ｄをフォトリソグラフィ法で形成する。最後に、
表示ピクセル電極として酸化インジューム・スズ膜を１
０００Ａの厚さにスパッタ成膜し、フォトリソグラフィ
法により、−点鎖線で示す形状に加工する０図中、斜線
部分が薄膜トランジスタのチャネル部６ａ、 ６ｂ、６
ｃ、６ｄで、ゲートバスラインに中電位が印加されると
低抵抗になり、０電位で高抵抗になる。なお、チャネル
部のチャネル長、チャネル幅は、各々２０μｍ、１０μ
ｍである。
第３図は本発明の第２の実施例の模式平面図である。こ
の実施例は第１の実施例と同じ工程で作られるので、詳
細な作り方は省略する０図中の破線、点線、実線、−点
鎖線及び斜線は、第２図と同じである。この実施例は第
１の実施例と異なりゲートバスライン１の中央に１番目
と２番目の薄膜トランジスタのソース電極とドレイン電
極を共通にしたソース・ドレイン電極８ａ、８ｂが設け
られている。なお、この実施例では、半導体膜を図に示
すように２分割することにより、左右の干渉を防いでい
る。この実施例は第１の実施例に比べ、薄膜トランジス
タの占有面積が少なく、従って表示ピクセル電極が大き
くとれる利点を有する。
の実施例は第１の実施例と同じ工程で作られるので、詳
細な作り方は省略する０図中の破線、点線、実線、−点
鎖線及び斜線は、第２図と同じである。この実施例は第
１の実施例と異なりゲートバスライン１の中央に１番目
と２番目の薄膜トランジスタのソース電極とドレイン電
極を共通にしたソース・ドレイン電極８ａ、８ｂが設け
られている。なお、この実施例では、半導体膜を図に示
すように２分割することにより、左右の干渉を防いでい
る。この実施例は第１の実施例に比べ、薄膜トランジス
タの占有面積が少なく、従って表示ピクセル電極が大き
くとれる利点を有する。
以上、説明したように本発明は、ゲートバスラインとド
レインバスラインの交点に、４個の薄膜トランジスタを
直並列結線することにより４個の薄膜トランジスタの内
、１個の薄膜トランジスタが短絡あるいは断線しても薄
膜トランジスタアレイのスイッチング機能を損なわない
効果がある。
レインバスラインの交点に、４個の薄膜トランジスタを
直並列結線することにより４個の薄膜トランジスタの内
、１個の薄膜トランジスタが短絡あるいは断線しても薄
膜トランジスタアレイのスイッチング機能を損なわない
効果がある。
第１図は、本発明の詳細な説明するための等価回路図、
第２図は、本発明の第１の実施例の模式平面図、第３図
は本発明の第２の実施例の模式平面図である。 ’ｒ１１．’ｒ１□、 ’ｒ２０． ’ｒ２□・・・薄
膜トランジスタ、ｉ・・・ｉ番目のゲートライン、ｊ・
・・３番目のゲートライン、ＣｔＣ・・・液晶ビクセル
容量、ＣＯＭ・・・共通電位、１・・・ゲートバスライ
ン、２・・・ドレインバスライン、３・・・半導体膜、
４ａ、４ｂ、４ｃ、４ｄ・・・ドレイン電極、５ａ、５
ｂ、５ｃ、５ｄ・・・ソース電極、６ａ、６ｂ、６ｃ、
６ｄ・−チャネル部、７・・・表示ビクセル部、８ａ、
８ｂ・・・ソース・トレイン電極。
第２図は、本発明の第１の実施例の模式平面図、第３図
は本発明の第２の実施例の模式平面図である。 ’ｒ１１．’ｒ１□、 ’ｒ２０． ’ｒ２□・・・薄
膜トランジスタ、ｉ・・・ｉ番目のゲートライン、ｊ・
・・３番目のゲートライン、ＣｔＣ・・・液晶ビクセル
容量、ＣＯＭ・・・共通電位、１・・・ゲートバスライ
ン、２・・・ドレインバスライン、３・・・半導体膜、
４ａ、４ｂ、４ｃ、４ｄ・・・ドレイン電極、５ａ、５
ｂ、５ｃ、５ｄ・・・ソース電極、６ａ、６ｂ、６ｃ、
６ｄ・−チャネル部、７・・・表示ビクセル部、８ａ、
８ｂ・・・ソース・トレイン電極。
Claims (1)
- 複数本のゲートバスラインと複数本のドレインバスライ
ンが互いに直交するように設けられ、前記ゲートバスラ
インとドレインバスラインの交点に複数の薄膜トランジ
スタが配置された薄膜トランジスタアレイ基板において
、前記複数の薄膜トランジスタは、４個から構成され、
該４個の薄膜トランジスタを２個づつ直列に結ばれた組
を並列に結ぶことを特徴とする薄膜トランジスタアレイ
基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260428A JPH03121421A (ja) | 1989-10-04 | 1989-10-04 | 薄膜トランジスタアレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260428A JPH03121421A (ja) | 1989-10-04 | 1989-10-04 | 薄膜トランジスタアレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03121421A true JPH03121421A (ja) | 1991-05-23 |
Family
ID=17347798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260428A Pending JPH03121421A (ja) | 1989-10-04 | 1989-10-04 | 薄膜トランジスタアレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03121421A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018124593A (ja) * | 2018-05-16 | 2018-08-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2019152886A (ja) * | 2019-06-11 | 2019-09-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US11300841B2 (en) | 2007-05-18 | 2022-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6291993A (ja) * | 1985-10-18 | 1987-04-27 | 株式会社日立製作所 | フラツトデイスプレイ |
| JPS6450028A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Thin film transistor substrate |
-
1989
- 1989-10-04 JP JP1260428A patent/JPH03121421A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6291993A (ja) * | 1985-10-18 | 1987-04-27 | 株式会社日立製作所 | フラツトデイスプレイ |
| JPS6450028A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Thin film transistor substrate |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11300841B2 (en) | 2007-05-18 | 2022-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US11940697B2 (en) | 2007-05-18 | 2024-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP2018124593A (ja) * | 2018-05-16 | 2018-08-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2019152886A (ja) * | 2019-06-11 | 2019-09-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
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