JPH03120727A - Semiconductor device - Google Patents
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- JPH03120727A JPH03120727A JP25825189A JP25825189A JPH03120727A JP H03120727 A JPH03120727 A JP H03120727A JP 25825189 A JP25825189 A JP 25825189A JP 25825189 A JP25825189 A JP 25825189A JP H03120727 A JPH03120727 A JP H03120727A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000605 extraction Methods 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 8
- 230000003321 amplification Effects 0.000 abstract description 10
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000005465 channeling Effects 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 241000282320 Panthera leo Species 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特にＬ Ｅ Ｃ（Ｌｏｗ Ｂｍｉ
ｔｔｅｒＣｏｎｃｅｎｔｒａｔｉｏｎ）構造のバイポー
ラトランジスタに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to semiconductor devices, particularly L E C (Low Bmi
terConcentration) structure.
本発明は、半導体装置において、第１導電形の半導体基
体内に同一開口を通して形成された第１導電形のエミッ
タ領域及び第２導電形の真性ベース領域と、これを取り
囲む第２導電形のベース取出し領域と、真性ベース領域
とベース取出し領域をつなぐ第２導電形のリンクベース
とを有し、真性ベース領域をエミッタ領域よりも深い位
置に形成することにより、ＬＥＣ構造とすると共に、エ
ミッタ・ベース間耐圧Ｖ ｅｂｏの向上、ΔＶＢＥの改
善、電流増幅率り、の向上、ノイズの改善等を図り、信
頼性の高い低雑音トランジスタを得るようにしたもので
ある。The present invention provides a semiconductor device including an emitter region of a first conductivity type and an intrinsic base region of a second conductivity type formed through the same opening in a semiconductor substrate of the first conductivity type, and a base of the second conductivity type surrounding the emitter region and the intrinsic base region of the second conductivity type. It has an extraction region and a link base of the second conductivity type that connects the intrinsic base region and the base extraction region, and by forming the intrinsic base region at a deeper position than the emitter region, an LEC structure is obtained, and the emitter base The present invention aims to improve the breakdown voltage V ebo, the ΔVBE, the current amplification factor, and the noise, thereby obtaining a highly reliable low-noise transistor.
現在、バイポーラトランジスタは、２重拡散（又は３重
拡散）によりエミッタ領域及びベース領域を形成してふ
り、イオン注入技術の進歩により各拡散層の浅い接合化
、高濃度化が実現でき、微細化が図られてきた。しかし
、高濃度接合になるに従い、結晶欠陥や内部電界が大き
くなることにより雑音が問題となる。Currently, bipolar transistors form the emitter region and base region by double diffusion (or triple diffusion), and advances in ion implantation technology have enabled the realization of shallower junctions and higher concentration in each diffusion layer, resulting in miniaturization. has been attempted. However, as the concentration of junctions becomes higher, noise becomes a problem due to crystal defects and larger internal electric fields.
一方、低雑音トランジスタとして、第３図に示すＬＥＣ
構造のバイポーラトランジスタが提案されている。この
バイポーラトランジスタ（１）は例えばｎ＋ シリコン
基板（５）上にｎ形コレクタ領域（４）、ｐ形真性ベー
ス領域（３）及びｎ形エミッタ領域（２）を有するも、
特にエミッタ領域（２）を高濃度エミッタ領域（２Ａ）
と低濃度エミッタ領域（２Ｂ）の２層とし、即ち高濃度
エミッタ領域（２Ａ）と真性ベース領域（３）間に低濃
度エミッタ領域（２Ｂ）を設けて構成し、低雑音化を実
現している。（６）はベース取出し領域、（７）はエミ
ッタ電極を示す。On the other hand, as a low-noise transistor, the LEC shown in FIG.
A bipolar transistor structure has been proposed. This bipolar transistor (1) has, for example, an n-type collector region (4), a p-type intrinsic base region (3) and an n-type emitter region (2) on an n+ silicon substrate (5).
In particular, the emitter region (2) is a highly concentrated emitter region (2A).
and a low concentration emitter region (2B), that is, a low concentration emitter region (2B) is provided between the high concentration emitter region (2A) and the intrinsic base region (3) to achieve low noise. There is. (6) shows the base extraction region, and (7) shows the emitter electrode.
しかしながら、上述のＬＥＣ構造のトランジスタ（１）
の場合、真性ベース領域（３）は高エネルギーのイオン
注入で形成することが考えられるが、イオン注入時のチ
ャネリング現象の為、第４図（トランジスタ（１）の不
純物濃度分布図）に示すように、ベース領域（３）の不
純物が破線（ａ）で示すようにテールを引きやすく、電
流増幅率ｈＦＨのばらつきが大きくなるという問題があ
った。However, the above-mentioned LEC structure transistor (1)
In this case, the intrinsic base region (3) may be formed by high-energy ion implantation, but due to the channeling phenomenon during ion implantation, the Another problem is that the impurities in the base region (3) tend to draw a tail as shown by the broken line (a), increasing the variation in the current amplification factor hFH.
この問題を改善するために、本発明者は、先に、第２図
に示すように、ｎ゛ シリコン基板（５）上のｎ影領域
（４）にｐ形ベース取出し領域（６）を形成した後、８
１０２等による絶縁膜（８）の開口（９）に多結晶シリ
コン膜（１０）を形成し、開口（９）を通してエミッタ
となる不純物例えばヒ素（Ａｓ）等のｎ形不純物（１１
）を多結晶シリコン膜（１０）中、もしくは多結晶シリ
コン膜（１０）及び領域（４）中に浅くイオン注入し、
次いで同じ開口（９）から上記イオン注入でアモルファ
ス化された膜（多結晶シリコン膜（１０）がアモルファ
ス化される＞ （１０ａ＞ を通してベースとなる不
純物例えばボロン（Ｂ） 等のｐ形の不純物（１２〉
を領域（４）中に深くイオン注入し、夫々ｐ形真性ベー
ス領域（３）及びｎ形高濃度エミッタ領域（２Ａ）を形
成して成るＬＥＣ構造のバイポーラトランジスタ（１３
）を提案した。このバイポーラトランジスタ（１３）に
おいては、アモルファス化した層（１０ａ） を介し
てイオン注入して真性ベース領域（３）を形成するので
、このイオン注入時のチャリング現象が抑制され、チャ
ネリングテールのない不純物濃度分布が得られ、電流増
幅率ｈＦＨの精度のよいバイポーラトランジスタが得ら
れる（特願昭１−１５４２６５号参照）。In order to improve this problem, the present inventor first formed a p-type base extraction region (6) in the n shadow region (4) on the n silicon substrate (5), as shown in FIG. After that, 8
A polycrystalline silicon film (10) is formed in the opening (9) of the insulating film (8) made of 102, etc., and an n-type impurity (11) such as arsenic (As) is injected through the opening (9) to become an emitter.
) into the polycrystalline silicon film (10) or into the polycrystalline silicon film (10) and the region (4),
Next, through the same opening (9), the film (polycrystalline silicon film (10)) made amorphous by the above ion implantation is made into an amorphous film (10a). 12〉
A bipolar transistor (13) with an LEC structure is formed by ion-implanting deeply into the region (4) to form a p-type intrinsic base region (3) and an n-type high concentration emitter region (2A), respectively.
) was proposed. In this bipolar transistor (13), ions are implanted through the amorphous layer (10a) to form the intrinsic base region (3), so the charring phenomenon at the time of ion implantation is suppressed, and impurity without channeling tails is formed. A bipolar transistor with good concentration distribution and accurate current amplification factor hFH can be obtained (see Japanese Patent Application No. 1-154265).
しかしながら、このバイポーラトランジスタ（１３）で
は同一開口（９）を通して高濃度エミッタ領域（２Ａ）
及び真性ベース領域（３）を形成するが、このとき、高
濃度エミッタ領域（２Ａ）と高濃度のベース取出し領域
（６）が接触することにより、エミッタ・ベース間の耐
圧即ちＶｅｂｏの低下、ペリフェリでのｎ゛エミツタ領
域２八）とｐ゛ベース取出領域（６）とコレクタ領域（
４）で構成される寄生ＮＰＮ）ランジスタによる電流増
幅率ｈＦＥの低下、ノイズ発生等が生ずる惺れがあった
。However, in this bipolar transistor (13), the high concentration emitter region (2A) is connected through the same opening (9).
and an intrinsic base region (3), but at this time, the high concentration emitter region (2A) and the high concentration base extraction region (6) come into contact with each other, resulting in a decrease in the withstand voltage between the emitter and the base, that is, Vebo, and a decrease in the periphery. n' emitter area (28), p' base extraction area (6) and collector area (
4) Due to the parasitic NPN) transistor, there was a decrease in the current amplification factor hFE, noise generation, etc.
本発明は、上述の点を改善した半導体装置を提供するも
のである。The present invention provides a semiconductor device that improves the above points.
本発明の半導体装置は、第１導電形の半導体基体（２２
）内に同一の開口（３３）を通して形成した第１導電形
のエミッタ領域（３８Ａ） 及び第２導電形の真性ベ
ース領域（３９）と、エミッタ領域（３８Ａ） 及び
真性ベース領域（３９）を取り囲む第２導電形のベース
取出し領域（２７）と、真性ベース領域（３９）とベー
ス取出し領域（２７）をつなぐ第２導電形のリンクベー
ス領域（２８）とを有し、真性ベース領域（３９）をエ
ミッタ領域（３８Ａ） よりも深い位置に形成して構
成する。The semiconductor device of the present invention has a first conductivity type semiconductor substrate (22
) formed through the same opening (33) in the emitter region (38A) of the first conductivity type and the intrinsic base region (39) of the second conductivity type, surrounding the emitter region (38A) and the intrinsic base region (39). It has a base extraction region (27) of a second conductivity type, and a link base region (28) of a second conductivity type that connects the intrinsic base region (39) and the base extraction region (27), and has an intrinsic base region (39). is formed at a deeper position than the emitter region (38A).
〔作用〕
上述の構成によれば、同一の開口〈３３）を通して第１
導電形のエミッタ領域（’３８Ａ） と第２導電形の
真性ベース領域（３９）を形成し、真性ベース領域（３
９）をエミッタ領域（３８Ａ） よりも深い位置に形
成するので、ＬＥＣ構造となり低雑音バイポーラトラン
ジスタが形成される。そして、エミッタ領域（３８Ａ）
及び真性ベース領域（３９）を取り囲んでベース取出
し領域（２７）が形成されると共に、真性ベース領域（
３９）とベース取出し領域（２７）をつなぐリンクベー
ス領域（２８）を設けているので、同一の開口（３３）
を通して形成された高濃度のエミッタ領域（３８Ａ）
は高濃度のベース取出し領域（２７）に接触せず、即
ち高濃度のベース取出し領域（２７）は低濃度のエミッ
タ領域（３８Ｂ） と接触することになり、ベース・
エミッタ間耐圧即ちＶ ｅｂｏ の向上、△Ｖ Ｂ Ｈ
の改善、ノイズの改善が図られ、さらにペリフェリでの
寄生トランジスタの影響が減り電流増幅率ｈＦＥの精度
が向上する。また、リンクベース領域により、同一の開
口を通して形成される真性ベース領域とベース取出し領
域の接続が確実になり、ベース抵抗Ｒｂｂ’が低減され
る。[Operation] According to the above configuration, the first
A conductivity type emitter region ('38A) and a second conductivity type intrinsic base region (39) are formed.
9) is formed at a deeper position than the emitter region (38A), an LEC structure is formed and a low-noise bipolar transistor is formed. And emitter area (38A)
A base extraction region (27) is formed surrounding the intrinsic base region (39), and a base extraction region (27) is formed surrounding the intrinsic base region (39).
Since a link base area (28) is provided that connects the base extraction area (27) with the opening (39), the same opening (33)
High concentration emitter region (38A) formed through
does not contact the high concentration base extraction region (27), that is, the high concentration base extraction region (27) comes into contact with the low concentration emitter region (38B).
Improving the emitter breakdown voltage, that is, V ebo, △V B H
In addition, the influence of parasitic transistors on the periphery is reduced, and the accuracy of the current amplification factor hFE is improved. Further, the link base region ensures the connection between the intrinsic base region and the base extraction region formed through the same opening, and reduces the base resistance Rbb'.
以下、図面を参照して本発明に係るバイポーラトランジ
スタの一例をその製法と共に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An example of a bipolar transistor according to the present invention and its manufacturing method will be described below with reference to the drawings.
本例においては、まず第１図Ａに′示すように第１導電
形半導体基板例えばｎ゛ シリコン基板（２１）上に同
導電形の低濃′度エピタキシャル成長層（２２）を形成
する。エピタキシャル成長層（２２）の主面に例えば５
１０２膜等の絶縁膜（２３）を形成した後、絶縁膜（２
３）上に例えば多結晶シリコン膜（２４）を選択的に形
成する。そして、この多結晶シリコン膜（２４）をマス
クにしてボロン（Ｂ）（２５） を高濃度にイオン注
入しく例えば１０” 〜１０１５／ Ｃｒｌ程度）、ｐ
形ベース取出し領域（２７）を形成する（第１図Ｃ参照
）。In this example, first, as shown in FIG. 1A, a low concentration epitaxial growth layer (22) of the same conductivity type is formed on a semiconductor substrate of a first conductivity type, for example, a silicon substrate (21). For example, 5 layers are formed on the main surface of the epitaxial growth layer (22).
After forming the insulating film (23) such as 102 film, the insulating film (23) is formed.
3) For example, a polycrystalline silicon film (24) is selectively formed thereon. Then, using this polycrystalline silicon film (24) as a mask, boron (B) (25) is ion-implanted at a high concentration (for example, about 10" to 1015/Crl), p
A shape base extraction area (27) is formed (see FIG. 1C).
次に、第１ｌ３に示すように同様に多結晶シリコン膜（
２４）をマスクに高エネルギーで且つ斜めイオン注入に
より多結晶シリコン膜（２４）の下に所要距離だけ入り
込むようにボロン（Ｂ） （２６） を、ボロン（２５
）のイオン注入よりは低濃度にイオン注入を行い（例え
ば１０”／ｃｎｆ程度）、ベース取出し領域（２７）よ
り突出し後述の真性ベース領域につながるリンクベース
領′域（２８）を形成する（第１図Ｃ参照）。Next, as shown in 113, a polycrystalline silicon film (
Boron (B) (26) was implanted using high energy and oblique ion implantation using B (24) as a mask so as to penetrate the required distance under the polycrystalline silicon film (24).
) Ion implantation is performed at a lower concentration (for example, about 10"/cnf) to form a link base region (28) that protrudes from the base extraction region (27) and connects to the intrinsic base region (described later). (See Figure 1C).
次に、第１図Ｃに示すように、多結晶シリコン膜（２４
）を含む全面にＣＶＤ （化学気相成長）法による５１
０２膜（２９）を被着形成し、この５ｉｎ２膜（２９）
に対して緻密・安定化するための熱処理即ちデンシファ
イを施す。Next, as shown in FIG. 1C, a polycrystalline silicon film (24
51 by CVD (Chemical Vapor Deposition) method on the entire surface including )
02 film (29) was deposited, and this 5in2 film (29)
Heat treatment, or densification, is applied to make the material denser and more stable.
次に、第２図りに示すようにフォトレジストのスピーン
コート膜（３０）を形成した後、エッチバックにより平
坦化し、多結晶シリコン膜（２４）の表面を露出せしめ
る。Next, as shown in the second diagram, a photoresist spin coat film (30) is formed and then planarized by etching back to expose the surface of the polycrystalline silicon film (24).
次に、第１図Ｅに示すように、ＫＯＨ溶液等により多結
晶シリコン膜（２４）をエツチング除去し、第１の開口
（３１）を形成する。Next, as shown in FIG. 1E, the polycrystalline silicon film (24) is etched away using a KOH solution or the like to form a first opening (31).
次に、第１図Ｆに示すように開口（３１）を含む全面に
ＣＶＤによるＳｌＯ□を被着形成し、異方性エツチング
例えばＲＩＥ （反応性イオンエツチング）を施して、
開口（３１）の内側に５ｉｎ２側壁部（３２）を形成し
、ここに第２の開口（３３）を形成する。この第２の開
口（３３）は次に形成られるエミッタ領域及び真性ベー
ス領域に対応する。この８１０２側壁部（３２）は、後
述するように高濃度エミッタ領域（３８Ａ） とベー
ス取出し領域（２７）間をセルファラインでマージンを
取り、不具合を防止するものである。Next, as shown in FIG. 1F, SlO□ is deposited on the entire surface including the opening (31) by CVD, and anisotropic etching such as RIE (reactive ion etching) is performed.
A 5in2 side wall portion (32) is formed inside the opening (31), and a second opening (33) is formed therein. This second opening (33) corresponds to the emitter region and intrinsic base region that will be formed next. This 8102 side wall portion (32) provides a margin between the high concentration emitter region (38A) and the base extraction region (27) with a self-line, as will be described later, to prevent defects.
次に、第１図Ｇに示すように第２の開口（３３）内を含
んで表面に多結晶シリコン膜（不純物を含まない純粋な
もの”） （３４）を被着形成した後、まずヒ素（Ａｓ
） （３５）を多結晶シリコン膜（３４）中、もしくは
多結晶シリコン膜（３４）及び開口（３３〉を通してエ
ピタキシャル成長層（２２）中に浅く高濃度にイオン注
入する。このＡｓ （３５）のイオン注入により多結晶
シリコン膜（３４）がアモルファス化された膜（３４ａ
） となる。次に同じ開口（３３）内のアモルファス
化された膜（３４ａ） を通してエピタキシャル成長層
（２２）内にＡｓ （３５）のイオン注入領域よりも深
い位置、即ち前述のリンクベース領域（２８）に相当す
る深さ位置にドーズ量ピークＲｐが存するようにボロン
（Ｂ）（３６）を高エネルギーでイオン注入する。Next, as shown in FIG. (As
) (35) is ion-implanted into the polycrystalline silicon film (34) or into the epitaxial growth layer (22) through the polycrystalline silicon film (34) and the opening (33>). The polycrystalline silicon film (34) is made amorphous by implantation (34a).
) becomes. Next, through the amorphous film (34a) in the same opening (33), As (35) is implanted into the epitaxial growth layer (22) at a position deeper than the ion-implanted region, that is, corresponding to the link base region (28) described above. Boron (B) (36) is ion-implanted at high energy so that the dose peak Rp exists at the depth position.
次いで、不純物活性化のためのアニール処理を同時に施
し、高濃度エミッタ領域（３８Ａ）及びベース取出し領
域（２７）と一体のリンクベース領域（２８）に連接す
る真性ベース領域（３９）を同時に形成する。Next, an annealing treatment for impurity activation is simultaneously performed to simultaneously form an intrinsic base region (39) connected to the link base region (28) that is integrated with the high concentration emitter region (38A) and the base extraction region (27). .
高濃度エミッタ領域（３８Ａ） と真性ベース領域（
３９）間にはエピタキシャル成長層（２２）からなる低
濃度エミッタ領域（３１１１Ｂ） が形成される。高
濃度エミッタ領域（３８Ａ） はベース取出し領域（
２７）に接触せず、低濃度エミッタ領域（３８Ｂ＞
に取り囲まれる。High concentration emitter region (38A) and intrinsic base region (
39) A low concentration emitter region (3111B) made of an epitaxial growth layer (22) is formed between the two. The high concentration emitter region (38A) is the base extraction region (
27) and low concentration emitter region (38B>
surrounded by.
その後、ｉのエミッタ電極（４１）を形成し、またエミ
ッタ電極（４１）直下を残してそれ以外のアモルファス
化された膜（３４ａ） を選択的にエツチング０
除去する。斯くして、第１図Ｈに示すように、高濃度領
域（３８＾）及び低濃度領域（３８Ｂ） から成るエミ
ッタ領域、リンクベース領域（２８）を介してベース取
出し領域（２９）に連接する真性ベース領域（３９）及
びコレクタ領域（４０）からなり、高濃度エミッタ領域
（３８Ａ）が直接、ベース取出し領域（２９）に接触せ
ずｌｚ低濃度エミッタ領域（３８Ｂ） で囲まれて成
るＬＥＣ構造のバイポーラトランジスタ（４２）を得る
。After that, an emitter electrode (41) of i is formed, and the amorphous film (34a) is selectively etched away except for the part directly under the emitter electrode (41). Thus, as shown in FIG. 1H, the emitter region consisting of the high concentration region (38^) and the low concentration region (38B) is connected to the base extraction region (29) via the link base region (28). An LEC structure consisting of an intrinsic base region (39) and a collector region (40), in which a high concentration emitter region (38A) does not directly contact the base extraction region (29) and is surrounded by a low concentration emitter region (38B). A bipolar transistor (42) is obtained.
上述の構成によるバイポーラトランジスタ（４２）によ
れば、ベース取出し領域（２７）より突出するリンクベ
ース領域（２８）を形成することにより、開口（３３）
を通して真性ベース領域（３９）を形成したとき、真性
ベース領域（３９）とベース取出し領域（２７）の接触
が確実になり、ベース抵抗Ｒｂｂ’を低減することがで
きる。そして同じ開口（３３）を通して高濃度エミッタ
領域（３８Ａ＞ を形成したときリンクベース領域（
２８）により高濃度エミッタ領域（３８八） と高濃
度ベース取出し領域（２７）間のトランスがとれ、高濃
度エミッタ領域（３８Ａ＞ と高濃度のベース取出し
領域（２７）が接触せず、低濃度エミッタ領域（３８Ｂ
）とベース取出し領域（２７）が接するので、ペリフェ
リでの寄生ＮＰＮ）ランジスクの影響が減り全体として
電流増幅率ｈＦＥの精度が向上し、エミッタ・ベース間
耐圧（Ｖ ｅｂｏ）が向上し、さらにΔＶ［ｌＥの改善
、ノイズの改善が可能となる。According to the bipolar transistor (42) having the above-described configuration, the opening (33) is formed by forming the link base region (28) that protrudes from the base extraction region (27).
When the intrinsic base region (39) is formed through, the contact between the intrinsic base region (39) and the base extraction region (27) is ensured, and the base resistance Rbb' can be reduced. Then, when a high concentration emitter region (38A>) is formed through the same opening (33), a link base region (
28), the transformer between the high concentration emitter region (388) and the high concentration base extraction region (27) is removed, and the high concentration emitter region (38A) and the high concentration base extraction region (27) do not come into contact with each other. Emitter area (38B
) and the base extraction region (27), the influence of parasitic NPN) transistors on the periphery is reduced, the accuracy of the current amplification factor hFE is improved overall, the emitter-base breakdown voltage (V ebo) is improved, and ΔV [It is possible to improve lE and noise.
また、製法においては、多結晶シリコン膜（３４）を形
成し、エミッタを形成するためのヒ素（Ａｓ）（３６）
をイオン注入した後、このイオン注入で多結晶シリコン
膜（３４）がアモルファス化した膜（３４ａ）を介して
ベースを形成するので、ボロン（Ｂ） イオン注入時
のチャネリング現象を抑制することができる。したがっ
てチャネリングのない不純物濃度を有する真性ベース領
域（３９）を形成することができ、電流増幅率ｈＰＥの
精度の極めて良好なバイポーラトランジスタ（４１）を
製造することができる。In addition, in the manufacturing method, a polycrystalline silicon film (34) is formed, and arsenic (As) (36) is used to form an emitter.
After ion implantation, the polycrystalline silicon film (34) forms a base through the amorphous film (34a) through this ion implantation, so that the channeling phenomenon during boron (B) ion implantation can be suppressed. . Therefore, an intrinsic base region (39) having an impurity concentration without channeling can be formed, and a bipolar transistor (41) with extremely high accuracy of current amplification factor hPE can be manufactured.
そして、ボロ”／ （Ｂ） （３６）をヒ素（Ａｓ）
（３５）のイオン注入領域より深くイオン注入するので
、熱処理して高濃度エミッタ領域（３８Ａ） 及び真
性ベース領域（３９）を同時形成できると共に、ＬＥＣ
構造となり、低雑音トランジスタを実現できる。また、
ベース１
取出し領域を形成するためのイオン注入マスク即ち多結
晶シリコン膜（２４）を用いて斜めイオン注入でリンク
ベース領域（２７）を形成し、さらにエミッタ領域（３
８＾）を形成するために用いた開口（３３）を用いてイ
オン注入し真性ベース領域（３９）を形成するなど、全
てセルファラインで形成できるので、本発明に係るＬＥ
Ｃ構造のバイポーラトランジスタの微細化が可能となる
。And boro”/ (B) (36) as arsenic (As)
Since the ion implantation is deeper than the ion implantation region (35), the high concentration emitter region (38A) and the intrinsic base region (39) can be formed simultaneously by heat treatment, and the LEC
structure, and a low-noise transistor can be realized. Also,
Base 1 A link base region (27) is formed by diagonal ion implantation using an ion implantation mask, that is, a polycrystalline silicon film (24) for forming an extraction region, and then an emitter region (3
The LE according to the present invention can be formed entirely by self-line, such as ion implantation using the opening (33) used to form the LE 8^) to form the intrinsic base region (39).
It becomes possible to miniaturize a C-structure bipolar transistor.
尚、上側では多結晶シリコン膜（３４〉にヒ素（Ａｓ）
（３５）ライオン注入してアモルファス化し、次いでボ
ロン（Ｂ） （３６） をイオン注入するようにした
が、その他、多結晶シリコン膜（３４）に代えて最初か
らアモルファスシリコン膜ヲ形成し、このアモルファス
シリコン膜中、モジ＜はアモルファスシリコン膜及びエ
ピタキシャル成長層（２２）に浅くヒ素（Ａｓ） （３
５）をイオン注入した後、ボ０ ン（Ｂ） （３３）
を深くイオン注入して熱処理し、高濃度エミッタ領域
（３８Ａ） 及び真性ベース領域（３９）を同時に形
成するようにしだもよい。さらに多結晶シリコン膜（３
４）に代えて開口（３３〉を含んでヒ素（Ａｓ）を含有
す２
るアモルファスシリコン膜を形成し、このアモルファス
シリコン膜を介してボロン（Ｂ） （３６） を深くイ
オン注入し、その後、アニール処理してアモルファスシ
リコン膜中へのヒ素（Ａｓ）の拡散と、イオン注入後の
活性化を行って高濃度エミッタ領域（３８Ａ） 及び
真性ベース領域（３９）を同時に形成するようにしても
よい。Furthermore, on the upper side, arsenic (As) is added to the polycrystalline silicon film (34).
(35) Lion implantation was performed to make the film amorphous, and then boron (B) (36) was ion-implanted. In the silicon film, arsenic (As) (3
After ion implantation of 5), boron (B) (33)
Alternatively, the high concentration emitter region (38A) and the intrinsic base region (39) may be formed simultaneously by deeply ion-implanting and heat-treating. Furthermore, polycrystalline silicon film (3
Instead of step 4), an amorphous silicon film containing arsenic (As) is formed including the opening (33), and boron (B) (36) is ion-implanted deeply through this amorphous silicon film, and then, The high concentration emitter region (38A) and the intrinsic base region (39) may be simultaneously formed by performing annealing treatment to diffuse arsenic (As) into the amorphous silicon film and activation after ion implantation. .
本発明によれば、同一開口を通して第１導電形のエミッ
タ領域及び第２導電形の真性ベース領域を形成してなる
ＬＥＣ構造の半導体装置において、エミッタ領域及び真
性ベース領域を取り囲むベース取出し領域と真性ベース
領域とをつなぐリンクベース領域を設けているので、高
濃度のベース取出し領域と高濃度のエミッタ領域とを非
接触とすることができ、従ってベース・エミッタ間耐圧
（Ｖ ｅｂｏ）、ΔＶＢ！、電流増幅率ｈＦＥの精度、
ノイズ等を改善することができる。According to the present invention, in a semiconductor device having an LEC structure in which an emitter region of a first conductivity type and an intrinsic base region of a second conductivity type are formed through the same opening, a base extraction region surrounding the emitter region and an intrinsic base region and an intrinsic base region surrounding the emitter region and the intrinsic base region are provided. Since the link base region connecting the base region is provided, the high concentration base extraction region and the high concentration emitter region can be made non-contact, and therefore the base-emitter breakdown voltage (V ebo), ΔVB! , accuracy of current amplification factor hFE,
Noise etc. can be improved.
またリンクベース領域により、真性ベース領域３
４
とベース取出し領域の接触が確実になりベース抵抗Ｒｂ
ｂ’を低減することができる。従って信頼性の高いＬＥ
Ｃ構造の低雑音半導体装置を提供することができる。In addition, the link base region ensures contact between the intrinsic base region 3 4 and the base extraction region, and the base resistance Rb
b' can be reduced. Therefore, highly reliable LE
A low noise semiconductor device having a C structure can be provided.
第１図は本発明に係るバイポーラトランジスタの例を示
す製造工程順の断面図、第２図は比較のためのＬＥＣ構
造のバイポーラトランジスタの例を示す断面図、第３図
は従来のＬＥＣ構造のバイラトランジスタの断面図、第
４図はその不純物濃度分布図である。
（２１）はｎｌ シリコン基板、（２２〉は低濃度のｎ
形エピタキシャル成長層、（２３）は５１０２膜、（２
５）（２６）（３６）はボロンイオン、（２７）はベー
ス取出し領域、（２８）はリンクベース領域、（３８Ａ
） は高濃度エミッタ領域、（３８Ｂ） は低濃度
エミッタ領域（３９）は真性ベース領域、（４０）はコ
レクタ領域である。
＼
＼
ｙ−ｃ＊ （”Ｉ ＋−％ｒμＪψい田すリーへ０寸０
り■のく口■０−へへへＮへＣ％Ｊ（Ｎへヘヘｔ”＋’
ｚ （’Ｉ’） （”’） （１’）の寸の００のωの
寸ぐぐＦ） （Ｙ）（ｒ＞（〕
−Ｗ寥ξ仲概FIG. 1 is a cross-sectional view showing an example of a bipolar transistor according to the present invention in the order of manufacturing steps, FIG. 2 is a cross-sectional view showing an example of a bipolar transistor with an LEC structure for comparison, and FIG. 3 is a cross-sectional view of a bipolar transistor with a conventional LEC structure. FIG. 4 is a cross-sectional view of the bailer transistor and its impurity concentration distribution. (21) is nl silicon substrate, (22> is low concentration n
type epitaxial growth layer, (23) is a 5102 film, (2
5) (26) (36) is boron ion, (27) is base extraction area, (28) is link base area, (38A
) is a high concentration emitter region, (38B) is a low concentration emitter region (39) is an intrinsic base region, and (40) is a collector region. ＼ ＼ y−c＊ （”I +−%rμJψidasu Lee 0 sun 0
ri ■ 口■ 0-heheheNtoC%J(Nhehehet"+'
z ('I') (''') (1') size 00 ω size F) (Y) (r>() -W
Claims (1)
第１導電形のエミッタ領域及び第２導電形の真性ベース
領域と、 該、エミッタ領域及び真性ベース領域を取り囲む第２導
電形のベース取出し領域と、 前記真性ベース領域とベース取出し領域をつなぐ第２導
電形のリンクベース領域とを有し、前記真性ベース領域
が前記エミッタ領域よりも深い位置に形成されて成る半
導体装置。[Scope of Claims] An emitter region of a first conductivity type and an intrinsic base region of a second conductivity type formed through the same opening in a semiconductor substrate of a first conductivity type, and a second conductivity type surrounding the emitter region and the intrinsic base region. A semiconductor device comprising a base extraction region of a conductivity type and a link base region of a second conductivity type connecting the intrinsic base region and the base extraction region, the intrinsic base region being formed at a deeper position than the emitter region. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25825189A JPH03120727A (en) | 1989-10-03 | 1989-10-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25825189A JPH03120727A (en) | 1989-10-03 | 1989-10-03 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03120727A true JPH03120727A (en) | 1991-05-22 |
Family
ID=17317633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25825189A Pending JPH03120727A (en) | 1989-10-03 | 1989-10-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03120727A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846069A (en) * | 1994-03-31 | 1996-02-16 | Sgs Thomson Microelettronica Spa | Preparation of semiconductor device with embedded joining |
| KR100380575B1 (en) * | 1995-09-22 | 2003-07-18 | 페어차일드코리아반도체 주식회사 | Bipolar transistor and manufacturing method thereof |
| JP2008202250A (en) * | 2007-02-16 | 2008-09-04 | Bekku Kk | Construction method of decorative sheet |
-
1989
- 1989-10-03 JP JP25825189A patent/JPH03120727A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846069A (en) * | 1994-03-31 | 1996-02-16 | Sgs Thomson Microelettronica Spa | Preparation of semiconductor device with embedded joining |
| KR100380575B1 (en) * | 1995-09-22 | 2003-07-18 | 페어차일드코리아반도체 주식회사 | Bipolar transistor and manufacturing method thereof |
| JP2008202250A (en) * | 2007-02-16 | 2008-09-04 | Bekku Kk | Construction method of decorative sheet |
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