JPH03108015A - 信号伝達回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、信号伝達回路に関するもので、例えば０Ｍ
ＯＳ（相補的ＭＯＳ）又はバイポーラ・ＣＭＯＳ論理回
路を基本構成とするディジタルデータ処理ユニット間の
バス接続等に利用して有効な技術に関するものである。

〔従来技術〕

ＣＭＯ３又はバイポーラ・ＣＭＯ３論理回路を基本構成
とするディジタルデータ処理装置がある。

このディジタルデータ処理装置は、例えば算術論理演算
ユニット等の処理ユニットやメモリユニットのような複
数の機能ブロックを備え、シリコンのような１個の半導
体基板に形成されている。

一方、機能ブロック間の信号伝達を高速化する一つの手
段として、信号を例えば０．８ｖのような小振幅で伝達
するＥＣＬ　（Ｅｍｉｔｔｅｒ　　Ｃｏｕｐｌｅｄ　　
Ｌｏｇｉｃ）インタフェース方式がある。このインタフ
ェース方式が上記ディジタルデータ処理装置等のバス接
続に用いられるとき、各機能ブロックは、ＥＣＬレベル
の入力信号をＭＯＳレベルの内部信号に変換するＥＣＬ
−ＭＯＳレベル変換回路と、ＭＯＳレベルの内部信号を
ＥＣＬレベルの出力信号に変換するＭＯＳ−ＥＣＬレベ
ル変換回路とを備えなければならない。

しかしＥＣＬレベルは本来バイポーラロジックの信号レ
ベルでありＭＯＳで上記レベル変換回路を実現しようと
すると技術的困難を伴う。ＭＯＳ論理回路だけであれば
信号振幅を下げる目的のために、あえてＥＣＬレベルを
採用する必要はない。

この考えに基づくインタフェース回路を発表した例とし
て、１９８８年１０月のＩＣＣＤ学会論文３４４頁〜３
４７頁に記載がある。これは、第４図に示されるように
機能ブロック１に含まれるバスドライバ２と機能ブロッ
ク３に含まれるバスレシーバ４とを接続する相補伝送線
路り、、　Ｄ、に、終端抵抗Ｚ０を介して電圧Ｖｄｄ／
２を与えるように構成されている。ここで電圧Ｖｄｄは
機能ブロック１，３内の電源電圧レベルである。

この回路構成は以下の点に着目して提案されたものであ
る。

半導体集積回路の微細化技術が進み回路が高速化されて
来ると負荷容量の大きなノードは消費電力が増大して問
題となる。すなわち出力回路の消費電力　Ｐｄは Ｐｄ＝Ｃ・■２・ｆ と表され、Ｃは負荷容量、■は振幅、ｆは周波数である
。Ｃが大きく、動作周波数が高い場合、消費電力を低減
するのに信号振幅Ｖを下げると効果の大きいことがわか
る。更に高速化した場合、信号振幅が大きいと立上り・
立下り時間を要するので、ある周波数以上は波形が正し
く伝わらなくなる。したがって、信号振幅を小さくすれ
ば、それらの制限が緩和され最高伝達周波数を更に高く
することができる。このようなことからＣＭＯＳ論理の
機能ブロックをＥＣＬレベルを用いないで低振幅信号を
用いて機能ブロック間を接続しようとするものである。

尚、第５図には第４図の回路による伝達信号波形の一例
が示されている。

〔発明が解決しようとする課題〕

しかしながら第４図に示されるような回路形式では、信
号伝送路の終端電源電圧として回路の電圧と異なる電圧
を必要とするので２電源を要し、そのための電源回路を
特別に用意しなければならないという問題点がある。

この発明の目的は終端回路を含む小信号振幅の信号伝達
回路を１電源で実現することができるようにするもので
ある。

本発明の前記並びにそのほかの目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、モジュール間を結ぶ信号伝送路とその特性イ
ンピーダンスに等しい終端抵抗を結合し、この終端抵抗
の一端をモジュー内と同じ電ｇ電圧に接続し、さらに伝
送すべき信号の論理レベルに従って信号伝送路を前記電
源電圧レベルの半分よりも小さな振幅で駆動するドライ
バ回路と、その電源電圧レベルの半分よりも小さな振幅
の信号レベルを識別して信号伝送路から信号を受信する
レシーバ回路とを含めて信号伝達回路を構成するもので
ある。

ＭＯＳ回路又はＢｉ−ＣＭＯＳ回路を含んで前記モジュ
ールが構成される場合には、前記電源電圧レベルの半分
よりも小さな振幅としてＥＣＬレベルを採用しなくても
よい。

前記ドライバ回路を簡単に構成するには、信号伝達時に
伝達すべき信号の論理レベルに従って選択的にオン状態
にされることにより、前記終端抵抗との抵抗分圧比に従
って信号伝送路を駆動するスイッチ素子を含めればよい
。

また、小信号振幅に対して最適なレシーバ回路を簡単に
得るには、信号伝送路から与えられる信号に所定のバイ
アスレベルを与えるレベルシフト回路と、前記バイアス
レベル近傍において最大の増幅率を持つと共に、レベル
シフト回路でバイアスレベルが与えられた信号を入力し
て増幅するセンスアンプとを含めて構成すればよい。

〔作　用〕

上記した手段によれば、終端抵抗を介してモジュール内
と同じ電源電圧に接続した信号伝送路をその電源電圧寄
りの小さな振幅で駆動することは、小信号振幅の信号伝
達回路を１電源で実現可能にする。これにより、その信
号伝送路によって結合される複数のモジュール内での交
流的な消費電力量の低減と、その信号伝送路に大きな負
荷容量があっても信号伝送周波数を容易に高くすること
を可能にする。

〔実　施　例〕

第３図には、この発明が適用される信号伝達回路を用い
たディジタルデータ処理システムの一実施例のブロック
図が示されている。また、第１図には、第３図のディジ
タルデータ処理システムのバスドライバおよびバスレシ
ーバの一例の回路図が示され、第２図には、第１図のバ
スドライバ及びパスレシーバにおける信号波形の一例が
示されている。これらの図をもとに、この実施例のディ
ジタルデータ処理システムにおける信号伝達技術につい
て説明する。なお、第１図において、チャンネル（バッ
クゲート）部に矢印が付加されるＭＯＳＦＥＴはＰチャ
ンネル型であり、矢印の付加されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。

第３図において、ディジタルデータ処理システムは、特
に制限されないが、１個のプロセッサユニットＰＵとｎ
＋１個のメモリユニットＭＵ、〜Ｍ　Ｕ　ｎを備える。

これらのプロセッサユニット及びメモリユニットは、特
に制限されないが、夫々別々のＶＬＳＩとして形成され
、ＶＩ、ＳＩ間をバスＢＵＳ−Ａ、ＢＵＳ−Ｂにより結
合している。

すなわち、ディジタルデータ処理システムは上記プロセ
ッサユニットＰＵ及びメモリユニットＭｔＪ　、　−Ｍ
　Ｕ　ｎを互いに結合する２組のバスＢＵＳ−Ａ及びＢ
ｕｓ−Ｂを備える。これらのバスは第１図に示されるよ
うに、特に制限されないが、それぞれ複数対の相補信号
線により構成され、プロセッサユニットＰ’Ｕの出力信
号をメモリユニットＭＵｏ”ＭＵｎに、あるいはメモリ
ユニットＭＵ０〜ＭＵｎの出力信号をプロセッサユニッ
トＰＵにそれぞれ伝達する。この実施例において、バス
ＢＵＳ−Ａ及びＢＵＳ−Ｂを介して伝達される信号の振
幅は、後述するように、回路の電源電圧の絶対値の１０
分の１あるいは数分の１以下のような低振幅になるよう
に制限される。その結果、各バスにおける交流的な消費
電力は著しく削減され、また伝達信号の最高動作周波数
も高くされるので、ディジタルデータ処理システムの低
消費電力化、動作の高速化が達成される。そして本実施
例ではバスの終端用の電源として特別な電源電圧を用意
しなくてよく、この点においてシステムの経済化も達成
される。なお、上記バスＢＵＳ−Ａ及びＢＵＳ−Ｂは、
双方向バスとして一体化されるものであってもよい。

前記プロセッサユニットＰＵ及びメモリユニットＭ　Ｕ
　ｏ−Ｍ　Ｕ　ｎは、バスドライバＢＤ及びパスレシー
バＢＲをそれぞれ含む。このうち、プロセッサユニット
ＰＵのバスドライバＢＤは、第１図に示されるように、
バスＢｕｓ−Ａの各相補信号線り、、　Ｄ、〜Ｄｋ、Ｄ
ｋに対応して設けられるに＋１個の単位バスドライバＵ
ＢＤ、〜ＵＢＤｋを含む。これらの単位バスドライバは
、特に制限されないが、回路の接地電位ＧＮＤと各相補
信号線り、、Ｄ、〜Ｄｋ、Ｄｋとの間にそれぞれ設けら
れるＮチャンネル型ＭＯＳＦＥＴＱＩ及びＱ２を含む。

ＭＯＳＦＥＴＱＩ及びＱ２（７）ゲート電極には、特に
制限されないが、それぞれ２人カノア回路Ｎ０ＧＩ、Ｎ
０Ｇ２の出力信号が供給される。ノア回路Ｎ０ＧＩ、Ｎ
０Ｇ２の一方の入力端子には選択信号ＣＥが共通に供給
される。ノア回路Ｎ０Ｇ２の他の入力端子には信号ｄｉ
Ｏが、ノア回路Ｎ○Ｇ１の他の入力端子には信号ｄｉＯ
をインバータＮ１で反転した信号が供給される。前記選
択信号は出力イネーブル信号とみなされ、これがローレ
ベルにアサートされるとき、前記信号ｄｉＯがローレベ
ルである場合には信号ＡＯがハイレベルになってＭＯＳ
ＦＥＴＱ２がターンオンされ、また、信号ｄｉｏがハイ
レベルである場合には信号ＢＯがハイレベルになってＭ
ＯＳＦＥＴＱＩがターンオンされる。

バス線路り。、Ｄ０〜Ｄｋ、Ｄｋには該線路の特性イン
ピーダンスに等しい終端抵抗Ｚ。が接続され各終端抵抗
は各ユニットＰＵ、ＭＵ、〜ＭＵｎ内の電源電圧Ｖｄｄ
に接続される。ここに回路の電源電圧は、特に制限され
ないが、＋５Ｖのような正の電源電圧とされる。

第２図の信号波形図を用いて単位バスドライバＵＢＤｏ
の動作を説明する。ＣＥがハイレベルのとき、ノア回路
Ｎ０Ｇ１．Ｎ０Ｇ２は常にその出力波形Ａ○、ＢＯがロ
ーレベルとなる。したがって信号ｄｉＯは外部に伝達さ
れず、バス信号線り。、Ｄａは電源電圧Ｖｄｄと同一レ
ベルのままに維持される。ＣＥがローレベルのときノア
回路Ｎ０Ｇｌ、Ｎ０Ｇ２の出力は信号ｄｉｏによって第
２図に示されるＡＯ，ＢＯのように相補的に変化される
。この波形がバスドライバＵＢＤ０のＭＯＳＦＥＴＱＩ
、Ｑ２のゲートに印加されることによって当該ＭＯＳＦ
ＥＴＱＩ、Ｑ２は相補的にスイッチ制御される。ＭＯＳ
ＦＥＴＱＩ　　（Ｑ２）がオフ状態にされると、それに
結合されているバス信号線り。（Ｏａ　）は電源電圧Ｖ
ｄｄを維持し、逆にＭＯＳＦＥＴＱＩ　　（Ｑ２）がオ
ン状態にされると、信号線り。（Ｄ、）は、当該ＭＯＳ
ＦＥＴＱＩ　（Ｑ２）のオン抵抗とバスの終端抵抗Ｚ。

どの抵抗分圧比に従ったレベルを採る。通常バスの特性
インピーダンスは１００Ω以下程度でありＭＯＳＦＥＴ
のオン抵抗に比べて小さいので第２図に示すようにその
ときのバス信号線Ｄｏ（ＤＯ）のレベルは電源電圧Ｖｄ
ｄかられずかに下がったレベルになる。すなわちバス信
号線の信号振幅は電源電圧Ｖｄｄの１０分の１程度とい
うように極めて小さくなる。

前記メモリユニットＭ　Ｕ　ｏ＝　Ｍ　Ｕ　ｎのバスレ
シーバＢＲは特に制限されないが、内部バスＢＵＳ−Ａ
の各相補信号線Ｄ０．Ｄｏ−Ｄｋ、Ｄｋに対応して設け
られるに＋１個の単位バスレシーバＵＢＲｏ　”　Ｕ　
Ｂ　Ｒｋを含む。これらの単位パスレシーバは、第１図
の単位パスレシーバＵＢＲｏに代表して示されるように
、その人力ノードが対応する相補信号線り。、Ｄｏ等に
結合されるレベルシフト回路ＬＳと、このレベルシフト
回路ＬＳの相補出力信号ｄｒｏ、ｄｒｏ等を受けるセン
スアンプＳＡとを含む。

各単位パスレシーバのレベルシフト回路ＬＳは、特に制
限されないが、差動形態とされる一対のＮチャンネルＭ
ＯＳＦＥＴＱ３及びＱ４と、これらのＭＯＳＦＥＴのソ
ース側に設けられるもう一対のＮチャンネルＭＯＳＦＥ
ＴＱ５及びＱ６とを含む。ＭＯＳＦＥＴＱ３及びＱ４の
ドレインは回路の電源電圧ｖｄｄに結合され、ＭＯＳＦ
ＥＴＱ５及びＱ６の共通結合されたソースは、Ｎチャン
ネル型の駆動ＭＯＳＦＥＴＱ７を介して、回路の接地電
位ＧＮＤに結合される。

ＭＯ３ＦＥＴＱ３及びＱ４のゲートは、イコ号線Ｄ０．
　Ｄ、ニソレぞれ結合される。ＭＯ３ＦＥＴＱ５のゲー
トは、そのドレインに結合され、さらにＭＯＳＦＥＴＱ
６のゲートに共通結合される。これにより、ＭＯＳＦＥ
ＴＱ５及びＱ６は電流ミラー形態とされる。

駆動ＭＯＳＦＥＴＱ７のゲートには、制御信号φｐｒが
印加される。この制御信号φｐｒは、上記バスＢＵＳ−
Ａが非活性状態とされるとき、言い換えると上記バスＢ
ＵＳ−Ａにおいて信号が非伝達状態とされるとき、選択
的にローレベルとされる。ＭＯＳＦＥＴＱ３及びＱ４の
ソース電位は、レベルシフト回路ＬＳの相補出力信号ｄ
ｒｏ及びｄｒｏによってセンスアンプＳＡに供給される
。

これにより、各単位パスレシーバのレベルシフト回路Ｌ
Ｓは、内部バスＢＵＳ−Ａにおいて信号が伝達状態とさ
れ上記制御信号φｐｒがハイレベルとされることで、選
択的に動作状態とされる。

このとき、例えば相補信号線り。、Ｄｏには、前述のよ
うに、プロセッサユニットＰＵのバスドライＡＢＤの対
応する単位バスドライバから、そのハイレベルを回路の
電源電圧Ｖｄｄとし、そのローレベルを回路の電源電圧
Ｖｄｄより１／１０Ｖｄｄ程低下したレベルとする小振
幅の相補信号が伝達される。言い換えるならば、内部バ
スＢＵＳ−Ａを伝達される相補信号は、ともに回路の電
源電圧Ｖｄｄに近い比較的高いレベルをその中心レベル
とする。このため、レベルシフト回路ＬＳのＭＯＳＦＥ
ＴＱ３及びＱ４はともにオン状態となる。

したがって、ＭＯＳＦＥＴＱ３及びＱ４のソース電位す
なわち相補出力信号ｄｒｏ、ｄｒｏは、ＭＯＳＦＥＴＱ
３とＱ５あルイはＭＯＳＦＥＴＱ４とＱ６のコンダクタ
ンスによって決まる所定のバイアスレベルを中心として
、相補信号線り。、Ｄ。

φこ伝達される相補信号と同相で変化する。

この実施例において、上記バイアスレベルは、特に制限
されないが、回路の電源電圧Ｖｄｄと接地電位ＧＮＤと
の間のほぼ中間レベルすなわちＶｄｄ／２とされる。本
実施例においてそのバイアスレベルＶｄｄ／２はセンス
アンプＳＡの感度が最大となるレベルに一致されている
。

各単位バスレシーバのセンスアンプＳＡは、特に制限さ
れないが、差動形態とされる一対のＮチャンネ／Ｌ７Ｍ
ＯＳＦＥＴＱ１０及びＱｌｌと、これらのＭＯＳＦＥＴ
のトレイン側に設けられる一対のＰチャンネルＭＯ３Ｆ
ＥＴＱ８及びＱ９とを含む、ＭＯ３ＦＥＴＱ８及びＱ９
のソースは回路の電源電圧Ｖｃｌｄに結合され１Ｍ０３
ＦＥＴＱＩＯ及びＱｌｌの共通結合されたソースと回路
の接地電位ＧＮＤとの間には、Ｎチャンネル型の駆動Ｍ
○５ＦＥＴＱ１２が設けられる。ＭＯ３ＦＥＴＱ８のゲ
ートは、そのドレインに結合され、さらにＭＯＳＦＥＴ
Ｑ９のゲートに結合される。これにより、ＭＯＳＦＥＴ
Ｑ８及びＱ　９　＋！、電流ミラー形態とされる。ＭＯ
ＳＦＥＴＱＩＯ，Ｑｌ　１のゲートには、上記レベルシ
フト回路Ｉ、Ｓの出力信号ｄｒｏ、ｄｒｏがそれぞれ供
給される。駆動Ｍ○５ＦＥＴＱ１２のゲートには、上記
制御信号φｐｒが供給される。

ＭＯＳＦＥＴＱＩＩのドレイン電位は、さらに内部信号
ｄｓＯとして、ＣＭＯＳインバータ回路Ｎ２の入力端子
に供給される。このインバータ回路Ｎ２の入力端子と回
路の電源電圧Ｖｄｄとの間には、特に制限されないが、
そのゲートに上記制御信号φｐｒを受けるＰチャンネル
型のプリセットＭＯ３ＦＥＴＱＩ　３が設けられる。イ
ンバータ回路Ｎ２の出力信号は、反転出力信号ｄ、Ｏと
してメモリユニットＭＵ、等の図示されない後段回路に
供給される。

これらのことから、バスＢＵＳ−Ａにおいて信号が非伝
達状態とされ上記制御信号φｐｒがローレベルとされる
とき、センスアンプＳＡの駆動Ｍ○５ＦＥＴＱ１２はオ
フ状態となる。センスアンプＳＡは非動作状態とされ、
ＭＯＳＦＥＴＱＩＩのドレイン電位すなわち内部信号ｄ
ｓｏ等は不確定レベルになろうとする。ところが、上記
制御信号φｐｒがローレベルとされることでプリセット
ＭＯ５ＦＥＴＱ１３がオン状態となるため、上記内部信
号ｄｓｏはハイレベルに確定される。

一方、バスＢＵＳ−Ａにおいて信号が伝達状態とされ上
記制御信号φｐｒがハイレベルとされると、センスアン
プＳＡの駆動ＭＯ３ＦＥＴＱＩ２がオン状態となり、プ
リセットＭＯ３ＦＥＴＱＩ３がオフ状態となる。このた
め、センスアンプＳＡは動作状態とされる。このとき、
対応する相補信号線り、、Ｄｏを介して伝達される信号
は、前述のように、レベルシフト回路ＬＳによってその
中心レベルがシフトされ、バイアスレベルＶｄｄ／２を
中心とする相補内部信号ｄｒｏ、ｄｒｏとしてセンスア
ンプＳＡに伝達される。この実施例において、センスア
ンプＳＡは、前述のように、上記バイアスレベルＶｄｄ
／２においてその増幅率が最大となるように設計される
。

相補内部信号ｄｒｏ、ｄｒｏは、センスアンプＳＡが動
作状態とされることによって増幅され、そのレベル差が
到達レベルＶｄｄ、ＧＮＤに向けて拡大される。その結
果、ＭＯＳＦＥＴＱＩＩのドレイン電位すなわち内部信
号ｄｓｏが、非反転内部信号ｄｒｏと同相でかつセンス
アンプＳＡの増幅重信だけ拡大されて変化される。この
ようにしてセンスアンプＳＡの出力信号ｄｌｌＩＯには
第２図ニ示スようにＣＥがローレベルのバス信号伝達状
態のとき人力ｄｉＯの反転した受信信号が得られる。

メモリユニットＭＵ０〜ＭＵｎに設けられるバスドライ
バＢＤならびにプロセッサユニットＰＵに設けられるバ
スレシーバＢＲは、上記プロセッサユニットＰＵに設け
られるバスドライバＢＤならびにメモリユニットＭＵ、
−ＭＵｎに設けられるパスレシーバＢＲとそれぞれ同一
の回路構成とされ、バスＢＵＳ−Ｂを介して伝達される
複数の相補信号に対して同様に作用する。

上記実施例によれば以下の作用効果を得ることができる
。

（１）バスＢＵＳ−Ａ、ＢＵＳ−Ｂを伝送線路の特性イ
ンピーダンスに等しい終端抵抗Ｚ。で終端し、その一端
を回路用の電源電圧Ｖｄｄと等しい電圧に接続し、バス
ドライバＢＤはソースが接地されたＮチャンネル型ＭＯ
３ＦＥＴＱＩ、Ｑ２のドレインからバスを駆動する形式
にされると共に、パスレシーバＢＲは、バスを介して伝
達された信号に所定のバイアスレベルを与えるレベルシ
フト回路ＬＳと、上記レベルシフト回路ＬＳの出力信号
を受けかつその増幅率が上記バイアスレベルにおいて最
大とされるセンスアンプＳＡとを設けて構成されるから
、ディジタルデータ処理システムの機能ブロックを結合
するバスにおける信号振幅を１種類の電源電圧Ｖｄｄを
用いてその電源電圧Ｖｄｄ寄りに圧縮できるという効果
が得られる。

（２）上記作用効果（１）により、ディジタルデータ処
理システムのバス等における交流的な消費電力を削減で
きるという効果が得られる。

（３）上記作用効果（１）において、各機能ブロックに
設けられるインタフェース回路はすべてＣＬレベルを用
いるインタフェース回路に比してレイアウト所要面積の
増大を抑制できるという効果が得られる。

（４）上記作用効果（１）〜（３）により、複数の機能
ブロックを有するディジタルデータ処理システムの低消
費電力ならびに動作の高速化を特別の電源を追加するこ
となく容易に推進できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明は上記実施例に限定されるも
のではなくその要旨を逸脱しない範囲において種々変更
可能である。例えば相互にインタフェースすべき回路モ
ジュールは上記実施例に限定されず適宜変更することが
できる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるディジタルデータ処
理システムに適用した場合について説明したが、それに
限定されるものではなく、例えば、複数のメモリユニッ
トのみを搭載する大規模半導体記憶装置やコンピュータ
周辺装置等にも適用できる。本発明は、少なくともバス
によって結合される複数の機能モジュール間で信号伝達
を行う条件のものに広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、終端抵抗を介してモジュール内と同じ電源電
圧に接続した信号伝送路を、その電源電圧寄りの小さな
振幅で駆動するから、小信号振幅の信号伝達回路を１電
源で実現できるという効果がある。

これにより、信号伝送路によって結合されるモジュール
内での電力消費量低減、並びに信号伝送路に大きな負荷
容量があっても信号伝送周波数を容易に高くすることを
達成できるという効果がある。

ＭＯＳ回路又はＢｉ−ＣＭＯＳ回路を含んでモジュール
が構成される場合には、モジュール間の信号伝送のため
にＥＣＬレベルを用いるインタフエース回路を採用しな
くても所要の信号伝送周波数を得ることができるから、
信号伝達のためのインタフェース回路が占めるレイアウ
ト所要面積を、ＥＣＬ形式のインタフェース回路に比べ
て低減することができるという効果がある。

また、信号伝達時に伝達すべき４３号の論理レベルに従
って選択的にオン状態にされることにより、前記終端抵
抗との抵抗分圧比に従って信号伝送路を駆動するスイッ
チ素子を含めてドライバ回路を構成することにより、当
該ドライバ回路を簡籏にすることができる。

そして、信号伝送路から与えられる信号に所定のバイア
スレベルを与えるレベルシフト回路と、前記バイアスレ
ベル近傍において最大の増幅率を持つと共に、レベルシ
フト回路でバイアスレベルが与えられた信号を入力して
増幅するセンスアンプとを含んでレシーバ回路を構成す
ることにより、小信号振幅に対して最適なレシーバ回路
を簡単に得ることができる。

【図面の簡単な説明】

第１図は本発明に係る信号伝達回路をディジタルデータ
処理システムに適用した一実施例回路図、第２図は第１
図のバスドライバ及びパスレシーバの一例信号波形図、 第３図はこの発明の信号伝達回路を用いたディジタルデ
ータ処理システム全体の一例ブロック図、第４図は公知
の信号伝達回路の回路図。 第５図は第４図の回路における信号波形図である。 ＰＵ・・・プロセッサユニット、Ｍ　Ｕ　ｏ　”　Ｍ　
Ｕ　ｎ・・・メモリユニット、ＢＵＳ−Ａ、ＢＵＳ−Ｂ
・・・パス、ＢＤ・・・バスドライバ、ＢＲ・・・パス
レシーバ、ＵＢＤＯ〜ＵＢＤｋ・・・単位バスドライバ
、ＵＢＲｏ〜ＵＢＲｋ・・・単位パスレシーバ、ＬＳ・
・・レベルシフト回路、ＳＡ・・・センスアンプ、Ｑ１
〜Ｑ７．ＱｌＯ−Ｑ］、２・Ｎチャンネ／ＬｚＭＯＳＦ
ＥＴ、Ｑ８゜Ｑ９．Ｑ１３−Ｐチャンネ／Ｌ／ＭＯＳＦ
ＥＴ、Ｚ。 ・終端抵抗、Ｄ、、　Ｄ、〜Ｄｋ、Ｄｋ・・・信号線。 第　　１　図 第　　２　　図 ｄｏ。 ＧＮＤ　　　　Ｉ− 第 ３ 図 第 第 図 図

Claims (1)

1. 【特許請求の範囲】 １、モジュール間を結ぶ信号伝送路と終端抵抗を結合し
   、この終端抵抗の一端がモジュール内と電源電圧に接続
   され、 伝送すべき信号の論理レベルに従って信号伝送路を前記
   電源電圧レベルの半分よりも小さな振幅で駆動するドラ
   イバ回路と、 その電源電圧レベルの半分よりも小さな振幅の信号レベ
   ルを識別して信号伝送路から信号を受信するレシーバ回
   路と、 を含む信号伝達回路。 ２、前記モジュールは、ＭＯＳ回路又はＢｉ−ＣＭＯＳ
   回路を含んで構成される請求項１記載の信号伝達回路。 ３、前記ドライバ回路は、信号伝達時に伝達すべき信号
   の論理レベルに従って選択的にオン状態にされることに
   より、前記終端抵抗との抵抗分圧比に従って信号伝送路
   を駆動するスイッチ素子を含んで成るものである請求項
   １記載の信号伝達回路。 ４、前記レシーバ回路は、信号伝送路から与えられる信
   号に所定のバイアスレベルを与えるレベルシフト回路と
   、前記バイアスレベル近傍において最大の増幅率を持つ
   と共に、レベルシフト回路でバイアスレベルが与えられ
   た信号を入力して増幅するセンスアンプとを含んで成る
   ものである請求項１記載の信号伝達回路。