JPH03106052A - 半導体チップの製造方法 - Google Patents

半導体チップの製造方法

Info

Publication number
JPH03106052A
JPH03106052A JP24452789A JP24452789A JPH03106052A JP H03106052 A JPH03106052 A JP H03106052A JP 24452789 A JP24452789 A JP 24452789A JP 24452789 A JP24452789 A JP 24452789A JP H03106052 A JPH03106052 A JP H03106052A
Authority
JP
Japan
Prior art keywords
semiconductor chip
sifter
semiconductor chips
sieve
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP24452789A
Other languages
English (en)
Other versions
JP2844362B2 (ja
Inventor
Seriaki Yamada
山田 芦昭
Hiromitsu Matsumoto
松本 浩光
Shingo Nakagome
中込 眞悟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Tokyo Electronics Co Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Tokyo Electronics Co Ltd, Hitachi Ltd filed Critical Hitachi Tokyo Electronics Co Ltd
Priority to JP24452789A priority Critical patent/JP2844362B2/ja
Publication of JPH03106052A publication Critical patent/JPH03106052A/ja
Application granted granted Critical
Publication of JP2844362B2 publication Critical patent/JP2844362B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体チップの製造方法に適用して有効な技
術に関するもので,特に、半導体チップの分離面及び切
断稜線の面取り、バリ取り並びにマイクロクラックの除
去を行なう場合に利用して有効な技術に関するものであ
る。
[従来の技術ゴ 2極素子をなすDHD型(ダブルヒートシンクダイオー
ド)ガラス封止方式ダイオードが知られている。
このD H D型ガラス封止方式ダイオードの一例を示
したのが第3図である。
同図において、符号1は半導体チップを示しており,こ
の半導体チップ1は、第4図に示されるように、突出す
る表電極6と裏電極7とを有している。この表電極6、
裏電極7には、第3図に示されるように、リード線3a
,3bがそれぞれ接続されており、これら半導体チップ
1及びリードi3a,3bはガラス封止材2内に封止さ
れた状態となっている。
次に、このように構成されるDHD型ガラス封止方式ダ
イオードのウェーハダイシング工程から電気特性選別工
程までの製造手順の一例を示すと以下の通りである。
先ず、ウェーハの半導体チップ分割面に切り込みをいれ
るウェーハダイシングを行ない、次に半導体チップ1を
ウェーハより分割するクラッキングを行ない、次いでこ
の分割された半導体チップ1を引き伸ばし、次にこの引
き伸ばされた半導体チップ1の裏面テープを吹落し、次
いで半導体チップ上の裏面に付着する糊を除去する洗浄
を行ない、次に半導体チップエの分離面3o及び切断稜
線10(第4図参照)の面取り、バリ取り並びにマイク
ロクラックの除去を洗浄により行ない、次いでこの洗浄
液の乾燥を行ない、次に半導体チップ1,リード線3a
,3b、ガラス封止材2の組立を行ない、次いで熱封止
を行なって、次にリード線3a,3bに半田メッキを行
ない、次いで異物スクリーニングを行なった後に、電気
特性選別を行なうという手順となっている。
なお,このDHD型ガラス封止方式ダイオードの製造方
法については、例えば、特願昭57−506165号公
報、特願昭58−7241号公報、出願No.7704
59.7704770等に記載されている。
[発明が解決しようとする課題] しかしながら、上記従来技術の製造方法においては以下
の問題点がある。
すなわち、ウエーハダイシング工程において、半導体チ
ップ分割面に通常20〜40μm切残し部を残す所謂セ
ミフルカットを採用しているために、次工程のクラッキ
ング工程において、全ての半導体チップを良好に分離さ
せることが難しく、切残し部のクラッキングにより分離
面30や切断稜線10にバリやマイクロクラックが発生
し、製品としての信頼性を低下するといった問題点があ
る。
ここで、この問題点を解決すべく上記製造工程において
は、洗浄による半導体チップ1の分離而30及び切断稜
線〕、Oの面取り、バリ取り並びにマイクロクラックの
除去工程、この洗浄液のri.燥工程、異物スクリーニ
ング工程等が設けられているが、その効果は今一歩であ
り、しかも工程が非常に煩雑になるといった問題点があ
る。
また、従来、機械的な振動フルイ装置等により上記バリ
取りを行なうこともなされていたが5上記洗浄と同様に
その効果は充分ではなかった。
特に、上記D H D型ガラス封止方式ダイオードにお
いては、半導体チップ1、リード線3a,3bをガラス
封止材2に組立る際に、本来封止材2の空洞部4にはチ
ップ上のみを装着し、」二下のリード線3a,3bで固
着すべきであるが、上述のように良好にバリの除去が行
なわれないと、チップ1と同時にこのバリやこのバリよ
り発生するシリコン片、銀片等のij!電性異物が封止
されてしまい、例えばこのバリや導電性異物が七リード
線3aの端浦とチップlの一部とに接触すると封止後に
おいて空洞4内の上下電極間を電気的に短絡することと
なるので、ショート不良を起こす畏れがあり、特に問題
となる。
本発明は係る問題点に鑑みなされたものであって、信頼
性が向上されると共に、簡易に製造され得る半導体チッ
プの製造方法を提供することを目的としている。
[課題を解決するための手段ゴ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、ウェーハより半導体チップを切断分離後に、
音波による空気振動によりフルイ機能を持たせた音波フ
ルイを用いて、この半導体チップの分離面及び切断稜線
の面取り、バリ取り並びにマイクロクラックの除去を行
なうようにしたものである。
[作用] 上記した手段によれば、ウェーハより半導体チップを切
断分離後に,音波による空気振動によりフルイ機能を持
たせた音波フルイを用いて、この半導体チップの分離面
及び切断稜線の面取り、バリ取り並びにマイクロクラッ
クの除去を行なうようにしたので、従来の洗浄や機械的
な振動フルイ装置等に比べて良好に半導体チップの分離
面及び切断稜線の面取り、バリ取り並びにマイクロクラ
ックの除去を行ない得るという作用により、信頼性を向
上するという上記目的が達成されることになる。
また、従来行なわれていた、洗浄による半導体チップの
分離面及び切断稜線の面取り、バリ取り並びにマイクロ
グラックの除去工程、この洗浄液の乾燥工程、異物スク
リーニング工程が省略され得るという作用により、工程
数が減少され、簡易に製造するという上記目的が達或さ
れることになる。
[実施例] 以下、本発明に係る半導体チップの製造方法の実施例を
図面を参照しながら説明する。
本発明に係る半導体チップの製造方法の実施例を適用す
ることにより得られる半導体チップは、例えばDHD型
ガラス封止方式ダイオードに用いられる半導体チップで
あり、本実施例にあっては、ウェーハダイシング工程か
ら半導体チップ裏面糊除去洗浄工程までは従来技術と全
く同様に行なわれる。この半導体チップ裏面糊除去洗浄
工程が終わったら、本実施例の特徴をなす音波フルイ装
置による半導体チップの分離面及び切断稜線の面取り、
バリ取り並びにマイクロクラックの除去工程が行なわれ
る。
第l図、第2図には上記面取り、バリ取り並びにマイク
ロクラックの除去工程において使用される音波フルイ装
置50の構或並びにそれぞれの動作が示されている。
この音波フルイ装@50は、半導体チップ1の分離面3
0及び切断稜線10(第3図参照)の面取り、バリ取り
並びにマイクロクラックの除去を行なうと共に、該半導
体チップエの分級を行ない得るもので、第↓図には半導
体チップを図における下向きに下降させる状態が、第2
図には半導体チップを図における上向きに上昇させる状
態がそれぞれ示されている。
この音波フルイ装置50は2つの作用でフルイ分けを行
なっており、工つは図における上方の音g17から発せ
られる音波18によるフルイ枠内の空気の縦振動であり
、他の1つは図における下方からの機械的衝撃パルス1
9である。
音波フルイ装置50の具体的作用を説明すると、本体上
部の音源17より発せられる空気振動(音波18)は,
先ず上部ダイヤフラムエ2に伝わり、その空気振動はフ
ルイ内を通り下部ダイヤフラム13と連動し伸縮を繰り
返することにより、上部ダイムフラム12と下部ダイヤ
フラムエ3間の空気を縦振動させる。
従って、ウェーハより切断分離され、半導体チップ裏面
糊除去洗浄工程が完了された半導体チップ上を1段目の
フルイ14上に供給し、音源17を作動させると、その
縦振動により該半導体チップ1は1段目のフルイ14上
で振動し,1段目のフルイ14に衝突すると共に半導体
チップ同士で衝突し、分離面30及び切断稜線10の面
やバリやマイクロクラックが削り取られ,l段目のフル
イ14の下方に配置される1段目のフルイ14のメッシ
ュサイズより小さいメッシュサイズの2段目のフルイ1
5へと落下する。2段目のフルイ15へ落下した半導体
チップ1aは2段目のフルイ15上で振動し、上記と同
様に2段目のフルイ15に衝突すると共に半導体チップ
同士で衝突し、分離面30及び切断稜線10の面やバリ
やマイクロクラックがさらに削り取られ、2段目のフル
イ15の下方に配置される2段目のフルイ15のメッシ
ュサイズより小さいメッシュサイズの3段目のフルイ1
6へ落下する。3段目のフルイ16へと落下した半導体
チップ1bは3段目のフルイJ−6上で同様に振動し、
分離面30及び切断稜線10の面やバリやマイクロクラ
ックがさらにまた削り取られる。上記1段〜3段目のフ
ルイ14,15.16において削り取られたバリやこの
バリより発生するシリコン片、銀片等は、これらフルイ
14,1.5.16を通過し、微細破片20として底に
滞留する。
1段目のフルイ14上に残った半導体チップ1は必要寸
法以上のものであり、3段目のフルイ16を通過したも
のは微細破片20であるので、何れも製品としては使用
せず、2段目または3段目のフルイ15,16上に残っ
た半導体チップla,1bのみを製品として使用する。
ここで、本実施例においては,上述のように2段目、3
段目のフルイ15,16のメッシュサイズを異ならせて
いるので、必要な寸法の半導体チップla,lbに分級
することが可能となっており、しかもバラツキの少ない
半導体チップを得られるようになっている。上記フルイ
14,15.16及びフルイ枠の材質は、例えばステン
レススチール等の導電性材料を用いており、静電気によ
る凝集・付着、目詰り等の不具合が防止されるようにな
っている。
このように、本実施例によれば、ウェーハより半導体チ
ップを切断分離後に、音波18による空気振動によりフ
ルイ機能を持たせた音波フルイ装iW50を用いて、こ
の半導体チップ1の分離面30及び切断稜vA10の面
取り、バリ取り並びにマイクロクラックの除去を行なう
ようにしているので、従来の洗浄や機械的な振動フルイ
装置等に比べて良好に半導体チップ1の分離面30及び
切断稜線10の面取り、バリ取り並びにマイクロクラッ
クの除去を行ない得るという作用により、信頼性を向上
することが可能となっている。
因に、本発明者の実験によれば、例えば0. 35nw
n角〜0.4olTII1角寸法の半導体チップエを4
ooooo〜500000個工段目のフルイ14上にチ
ャージして、音源l7の出力を50〜60Wにて5〜7
分間の音波フルイ動作を行ない、バリ取り並びにマイク
ロクラックの除去のなされた半導体チップla,lbを
,前述のD I{ D型ガラス封止方式ダイオードに封
入した結果、そのショート不良率は、例えば適用前1 
0 0 ppmのものが音波フルイ適用後20ppmと
約1/5に低減されることが確かめられた なお、上下のフルイ間隔寸法gを,例えば40m等にし
、音源17の強度と適切に組み合わせれば、半導体チッ
プ1,la,lbを上下のフルイに衝突させることがで
き、半導体チップ上の分離面30及び切断稜線10の面
取り、バリ取り並びにマイクロクラックの除去の効果を
さらに上げることが可能である。
また、本実施例によれば、音波フルイ装置50により良
好に半導体チップ1の分離面30及び切断稜線10の面
取り、バリ取り並びにマイクロクラックの除去を行ない
得るので、従来行なわれていた、洗浄による面取り、バ
リ取り並びにマイクロクランクの除去工程、この洗浄液
の乾燥工程、異物スクリーニング工程を省略することが
できるという作用により、工程数を減少でき、簡易に製
造することが可能となる。
特に、上記洗浄工程においては、多量の薬液を使用して
いるので、大幅なコスト低減を図ることが可能となって
いる。
ところで、従来においては、DHD型ガラス封止方式ダ
イオードのガラス空洞4へのチップの供給を、例えば自
動チップフルイチャージ機により行なっており、チップ
寸法がばらついている場合には、チップをチャージ孔に
挿入できずガラス空洞4にチップをチャージできなかっ
たり、逆にクラツキング工程において良好に半導体チッ
プが分断されていないと、ガラス空洞4に連なった2個
のチップをチャージしてしまう等の不具合を生じていた
が、本実施例によれば、面取り、バリ取り並びにマイク
ロクラックの除去(半導体チップの完全な分断も含む)
が良好になされ、しかも必要寸法に分級された半導体チ
ップla,lbを自動チップフルイチャージ機に供給で
きるので、上記のような不具合を解消でき、組立歩留り
を向上させることが可能となっている。
因に、本発明者の実験によれば、上記音波フルイ装置5
0による分級効果により,自動チップフルイチャージ機
による組立不良率を約4%から約1%に低減することが
確かめられた。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、上記笑施例おいては、音波フルイ装埴50のフ
ルイ段数を3段にしているが、3段に限定されるもので
はなく、面取り、バリ取り並びにマイクロクラックの除
去を行なうだけであれば工段でも良く、また分級を併せ
て行なう場合には、少なくとも2段以上あれば良い。
また、上記実施例においては、D H D型ガラス封止
方式ダイオードに用いられる半導体チップに対する適用
例が、ショート不良率を向上させ、しかも自動チップフ
ルイチャージ機における組立歩留りを向上し得ることか
ら述べられているが、本発明はサーミスタ等に用いられ
る半導体チップやICやLSI.VLIS等に用いられ
る半導体チップに対しても同様に適用可能であり、要は
、面取り、バリ取り並びにマイクロクラックの除去を行
なうことを目的とした半導体チップであれば全てに対し
て適用可能である。
なお、半導体チップ1の分離面30及び切断稜線工0の
面取り、バリ取り並びにマイクロクラソクの除去工程を
、表電極6と裏電極7の表面を侵食されないようカバー
リングを行なって、分離面30及び切断稜線10を、例
えば水酸化カリウム溶液(KOH液)または弗硝酸液等
のシリコン材をエッチングする溶液によりエッチングす
る工程に代えることも可能である。
[発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
すなわち、ウェーハより半導体チップを切断分離後に、
音波による空気振動によりフルイ機能を持たせた音波フ
ルイを用いて、この半導体チップの分離面及び切断稜線
の面取り、バリ取り並びにマイクロクラックの除去を行
なうようにしたので、従来の洗浄や機械的な振動フルイ
装置等に比八で良好に半導体チップの分離面及び切断稜
線の面取り,バリ取り並びにマイクロクラックの除去を
行ない得るようになる。その結果、信頼性の向上を図る
ことが可能となる。
また,従来行なわれていた、洗浄による半導体チップの
分離面及び切断稜線の面取り、バリ取り並びにマイクロ
クラックの除去工程、この洗浄液の乾燥工程、異物スク
リーニング工程が省略されるようになる。その結果、工
程数が減少され,Wj易に製造することが可能になる。
【図面の簡単な説明】
第1図、第2図は本発明に係る半導体チップの製造方法
の実施例に使用される音波フルイ装置の構r戊並びにそ
れぞれの動作を示す概略図、第3図は従来技術に係るD
I−{D型ガラス封止方式ダイオードの概略図、 第4図はD H D型ガラス封止方式ダイオードに封止
される半導体チップの斜視図である。 1,la,lb・・・・半導体チップ、10・・・・切
断稜線、18・・・・音波、2o・・・・微細破片、3
0・・・・分離面、50・・・・音波フルイ。 第  1 図 第  2 図

Claims (1)

  1. 【特許請求の範囲】 1、ウェーハより半導体チップを切断分離後に、音波に
    よる空気振動によりフルイ機能を持たせた音波フルイを
    用いて、この半導体チップの分離面及び切断稜線の面取
    り、バリ取り並びにマイクロクラックの除去を行なうよ
    うにしたことを特徴とする半導体チップの製造方法。 2、前記音波フルイは、メッシュサイズの異なる少なく
    とも上下2段のフルイを備え、前記半導体チップの分級
    を行ない得ることを特徴とする特許請求の範囲第1項記
    載の半導体チップの製造方法。 3、前記半導体チップは、DHD型ガラス封止方式ダイ
    オードに用いられることを特徴とする特許請求の範囲第
    1項または第2項記載の半導体チップの製造方法。
JP24452789A 1989-09-20 1989-09-20 半導体チップの製造方法 Expired - Lifetime JP2844362B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24452789A JP2844362B2 (ja) 1989-09-20 1989-09-20 半導体チップの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24452789A JP2844362B2 (ja) 1989-09-20 1989-09-20 半導体チップの製造方法

Publications (2)

Publication Number Publication Date
JPH03106052A true JPH03106052A (ja) 1991-05-02
JP2844362B2 JP2844362B2 (ja) 1999-01-06

Family

ID=17120017

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24452789A Expired - Lifetime JP2844362B2 (ja) 1989-09-20 1989-09-20 半導体チップの製造方法

Country Status (1)

Country Link
JP (1) JP2844362B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251557A (ja) * 1992-03-04 1993-09-28 Nec Corp 半導体装置の製造方法
FR2850390A1 (fr) * 2003-01-24 2004-07-30 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
WO2004066380A1 (en) * 2003-01-24 2004-08-05 S.O.I.Tec Silicon On Insulator Technologies A layer transfer method
US7122095B2 (en) 2003-03-14 2006-10-17 S.O.I.Tec Silicon On Insulator Technologies S.A. Methods for forming an assembly for transfer of a useful layer
JP2008188934A (ja) * 2007-02-07 2008-08-21 Alps Electric Co Ltd プリンタ
CN115295476A (zh) * 2022-10-08 2022-11-04 四川洪芯微科技有限公司 一种芯片脱膜装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251557A (ja) * 1992-03-04 1993-09-28 Nec Corp 半導体装置の製造方法
FR2850390A1 (fr) * 2003-01-24 2004-07-30 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
WO2004066380A1 (en) * 2003-01-24 2004-08-05 S.O.I.Tec Silicon On Insulator Technologies A layer transfer method
US7060590B2 (en) 2003-01-24 2006-06-13 S.O.I. Tec Silicon On Insulator Technologies S.A. Layer transfer method
US7122095B2 (en) 2003-03-14 2006-10-17 S.O.I.Tec Silicon On Insulator Technologies S.A. Methods for forming an assembly for transfer of a useful layer
US7404870B2 (en) 2003-03-14 2008-07-29 S.O.I.Tec Silicon On Insulator Technologies Methods for forming an assembly for transfer of a useful layer
US8093687B2 (en) 2003-03-14 2012-01-10 S.O.I.Tec Silicon On Insulator Technologies Methods for forming an assembly for transfer of a useful layer using a peripheral recess area to facilitate transfer
JP2008188934A (ja) * 2007-02-07 2008-08-21 Alps Electric Co Ltd プリンタ
CN115295476A (zh) * 2022-10-08 2022-11-04 四川洪芯微科技有限公司 一种芯片脱膜装置
CN115295476B (zh) * 2022-10-08 2023-01-10 四川洪芯微科技有限公司 一种芯片脱膜装置

Also Published As

Publication number Publication date
JP2844362B2 (ja) 1999-01-06

Similar Documents

Publication Publication Date Title
CN100334706C (zh) 半导体器件以及半导体器件的制造方法
KR940002981A (ko) 반도체 패키지 구조 및 제조방법
US3997358A (en) Cleaning process for semiconductor die
JPH03106052A (ja) 半導体チップの製造方法
JP2000091274A (ja) 半導体チップの形成方法およびそれを用いた半導体装置の製造方法
JP3064979B2 (ja) 半導体ウェハのダイシング方法
JPS6211611A (ja) 半導体ペレツトの製造方法
JP4489492B2 (ja) 半導体装置の製造方法
CN105789059B (zh) 晶圆键合后分离的方法
JP2858705B2 (ja) 半導体装置の製造方法
JPH05206267A (ja) 半導体装置の製造方法
KR100218320B1 (ko) 버틈 리드 패키지의 제조방법
JP2665062B2 (ja) 半導体装置の製造方法
JP4172111B2 (ja) 樹脂封止型半導体装置の製造方法
JP7399834B2 (ja) 半導体装置及びその製造方法
JPH05102300A (ja) 半導体装置
JPH04315446A (ja) 半導体ウェハ及びこれを用いた半導体集積回路装置
JPS5917849B2 (ja) 半導体装置の再生法
KR19990085633A (ko) 초음파를 이용한 웨이퍼세척방법
JPS59134849A (ja) ダイシング方法および粘着シ−ト
JP2001077659A (ja) 弾性表面波装置
JP2592488B2 (ja) 半導体ウエハのダイシング方法
JPS5833706Y2 (ja) 半導体ペレット
JP2538718B2 (ja) 半導体装置の製造方法
KR200156152Y1 (ko) 웨이퍼 척킹장치

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071030

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081030

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081030

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091030

Year of fee payment: 11

EXPY Cancellation because of completion of term