JPH03105312A - 液晶表示装置のための制御回路 - Google Patents
液晶表示装置のための制御回路Info
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- JPH03105312A JPH03105312A JP2239146A JP23914690A JPH03105312A JP H03105312 A JPH03105312 A JP H03105312A JP 2239146 A JP2239146 A JP 2239146A JP 23914690 A JP23914690 A JP 23914690A JP H03105312 A JPH03105312 A JP H03105312A
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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- G09G2310/0259—Details of the generation of driving signals with use of an analog or digital ramp generator in the column driver or in the pixel circuit
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- G09G2310/00—Command of the display device
- G09G2310/06—Details of flat display driving waveforms
- G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、信号を表示する目的で列と行とを有するマト
リクス状に構成された可制御のビクセルコンデンザを備
えた液晶表示装置のための制御回路に関する。
リクス状に構成された可制御のビクセルコンデンザを備
えた液晶表示装置のための制御回路に関する。
公知の液晶表示装置は、互いに所定の間隔で配置された
２つの基板を有する。これらの基板の間には液晶物質が
存在する。これらの基板は、用途に応じて一方が、ある
いは両方とも、透視性ないし透過性であるように選定さ
れている。これらの基板の一方の上には、透明の全面導
体が設けられている。これに対向する基板には、ビクセ
ル電極と称される個々の電極素子から成るマトリクスが
設けられている。半導体スイッチ、有利には薄膜トラン
ジスタがこれらのビクセル電極の各々に配属されており
、それらの電極を有する基板」二に配置されている。前
記のトランジスタはアルモファス・シリコンあるいはポ
リクリスタルシリコンにより形成されている。アルモフ
ァス・シリコンによる技術は、その製造温度が低いため
に消費者の使用に有利である．マトリクスの個々のビク
セル電極は、誘導体としての液晶物質とともにコンデン
サのように作用する。ビクセル電極への電圧の印加によ
り液晶物質の光透過性が制御される。液晶の転移ないし
再配列により、テキストあるいはグラフィックデータの
表示が可能になり、これらは装置上で見ることができる
ようになる。各ビクセル電極には１つの固有の半導体ス
イッチが配属されており、これらを投入または遮断する
ことができるので、各ビクセル素子を、それに配属され
ている半導体スイッチに供給される信号により制御する
ことができる。
２つの基板を有する。これらの基板の間には液晶物質が
存在する。これらの基板は、用途に応じて一方が、ある
いは両方とも、透視性ないし透過性であるように選定さ
れている。これらの基板の一方の上には、透明の全面導
体が設けられている。これに対向する基板には、ビクセ
ル電極と称される個々の電極素子から成るマトリクスが
設けられている。半導体スイッチ、有利には薄膜トラン
ジスタがこれらのビクセル電極の各々に配属されており
、それらの電極を有する基板」二に配置されている。前
記のトランジスタはアルモファス・シリコンあるいはポ
リクリスタルシリコンにより形成されている。アルモフ
ァス・シリコンによる技術は、その製造温度が低いため
に消費者の使用に有利である．マトリクスの個々のビク
セル電極は、誘導体としての液晶物質とともにコンデン
サのように作用する。ビクセル電極への電圧の印加によ
り液晶物質の光透過性が制御される。液晶の転移ないし
再配列により、テキストあるいはグラフィックデータの
表示が可能になり、これらは装置上で見ることができる
ようになる。各ビクセル電極には１つの固有の半導体ス
イッチが配属されており、これらを投入または遮断する
ことができるので、各ビクセル素子を、それに配属され
ている半導体スイッチに供給される信号により制御する
ことができる。
各トランジスタはマトリクスの列ｍと行ｎの交点に位置
する。列ｍはデータ線路であり、行ｎは選択線路である
。各トランジスタスイッチの制御電極は選択線路と接続
されており、このトランジスタスイッチのソース電極あ
るいはドレイン電極はデータ線路と接続されている。さ
らにドレイン電極またはソース電極はビクセル電極と接
続されている。
する。列ｍはデータ線路であり、行ｎは選択線路である
。各トランジスタスイッチの制御電極は選択線路と接続
されており、このトランジスタスイッチのソース電極あ
るいはドレイン電極はデータ線路と接続されている。さ
らにドレイン電極またはソース電極はビクセル電極と接
続されている。
その動作中、行への書き込みのために、ある信号レベル
が各データ線路に加え続けられるや走査線路は連続的に
作動され、これによりデータ線路上に生じる電圧が、そ
の相応の半導体スイッチ素子によりビクセル電極へ印加
される，例えば画像情報を再生する場合には、例えばグ
レー値を表わす電圧がデータ線路へ加えられ、書き込ま
れるべき相応の行の書き込み中に、走査線路が作動する
。液晶コンデンサの所要の短い充電時間の後、別の走査
線路が作動され，その列に対して割り当てられてたデー
タ電圧が順次ビクセル列に加えられる。テレビジョンと
して使用する場合には、この書き込みは、例えば１／２
５あるいは１／５０秒で上から下へ行なわれる。これに
よりこの時間周期内で１つの完金な画像が画面上に表示
される。
が各データ線路に加え続けられるや走査線路は連続的に
作動され、これによりデータ線路上に生じる電圧が、そ
の相応の半導体スイッチ素子によりビクセル電極へ印加
される，例えば画像情報を再生する場合には、例えばグ
レー値を表わす電圧がデータ線路へ加えられ、書き込ま
れるべき相応の行の書き込み中に、走査線路が作動する
。液晶コンデンサの所要の短い充電時間の後、別の走査
線路が作動され，その列に対して割り当てられてたデー
タ電圧が順次ビクセル列に加えられる。テレビジョンと
して使用する場合には、この書き込みは、例えば１／２
５あるいは１／５０秒で上から下へ行なわれる。これに
よりこの時間周期内で１つの完金な画像が画面上に表示
される。
液晶コンデンサの有する容量に対して寄生容量が存在し
、これはデータ線路から液晶コンデンサへの信号伝送に
望ましくない影響を及ぼす一方ではデータ線路とビクセ
ル電極との間に寄生容量が存在し，他方では切り換え素
子自体において寄生的なゲート／ソース間容量およびゲ
ート／ドレイン間容量が存在する。この種の表示装置を
駆動する場合、ビクセルにおける電圧は正確にアドレッ
シングされている間、セットされる。そして半導体スイ
ッチは遮断され、新たに画像が形威される際に行が新た
に書き込まれるまで、電圧は一定に保たれる。
、これはデータ線路から液晶コンデンサへの信号伝送に
望ましくない影響を及ぼす一方ではデータ線路とビクセ
ル電極との間に寄生容量が存在し，他方では切り換え素
子自体において寄生的なゲート／ソース間容量およびゲ
ート／ドレイン間容量が存在する。この種の表示装置を
駆動する場合、ビクセルにおける電圧は正確にアドレッ
シングされている間、セットされる。そして半導体スイ
ッチは遮断され、新たに画像が形威される際に行が新た
に書き込まれるまで、電圧は一定に保たれる。
液晶コンデンサをデータ線路の情報によって設定された
電圧値まで充電するためには、ならびに寄生容量を充電
するためには、最小充電期間が要求される。この充電時
間は、用いられるアモルファス・シリコンの有するわず
かな移動度に制約されて、任意に小さくすることができ
ない。
電圧値まで充電するためには、ならびに寄生容量を充電
するためには、最小充電期間が要求される。この充電時
間は、用いられるアモルファス・シリコンの有するわず
かな移動度に制約されて、任意に小さくすることができ
ない。
ヨーロッパ特許ＡＩ−０２９８２５５号公報により、ア
クティブマトリクス表示装置から成り、さらに列および
行のための信号駆動回路を有する液晶表示装置のための
制御回路が知られている。列制御回路は、シフトレジス
タならびに各列のための２つのサンプル・アンド・ホー
ルド回路を有する。第１のサンプル・アンド・ホールド
回路には、順次、行のデータが書き込まれる．ｔテが書
き込まれてから、その内容全てが、液晶表示素子を制御
する第２のサンプル・アンド・ホールド回路へ伝送され
る。この方法の場合に必要とされることは、最後の列の
サンプル・アンド・ホールド回路が充電されるまで、最
初の列の電圧を長時間にわたって一定に保つように配慮
することである。これに加えて、各列のために固有の接
続線路を用いなければならない。
クティブマトリクス表示装置から成り、さらに列および
行のための信号駆動回路を有する液晶表示装置のための
制御回路が知られている。列制御回路は、シフトレジス
タならびに各列のための２つのサンプル・アンド・ホー
ルド回路を有する。第１のサンプル・アンド・ホールド
回路には、順次、行のデータが書き込まれる．ｔテが書
き込まれてから、その内容全てが、液晶表示素子を制御
する第２のサンプル・アンド・ホールド回路へ伝送され
る。この方法の場合に必要とされることは、最後の列の
サンプル・アンド・ホールド回路が充電されるまで、最
初の列の電圧を長時間にわたって一定に保つように配慮
することである。これに加えて、各列のために固有の接
続線路を用いなければならない。
発明の課題
したがって本発明の課題は、充電された電圧を簡単な構
成により所定の時間期間中一定に維持し、かつ接続線路
の数を少なくした液晶表示装置のための制御回路を提供
することにある。
成により所定の時間期間中一定に維持し、かつ接続線路
の数を少なくした液晶表示装置のための制御回路を提供
することにある。
この課題は、複数個の列がヲロックにまとめられており
、 表示すべき信号が、入力線路を介して第１のブロックの
列へ並列に導かれるようにし、さらに前記第１のブロッ
クの列コンデンサが制御された後、入力線路が後続のブ
ロックの列へ歩進的に切り換え接続されていくようにし
たことによって解決される。本発明の有利な実施例が請
求項２以下に記載されている。
、 表示すべき信号が、入力線路を介して第１のブロックの
列へ並列に導かれるようにし、さらに前記第１のブロッ
クの列コンデンサが制御された後、入力線路が後続のブ
ロックの列へ歩進的に切り換え接続されていくようにし
たことによって解決される。本発明の有利な実施例が請
求項２以下に記載されている。
課題を解決するために、本発明によれば制御回路はマル
チブレクス駆動方式で駆動される。
チブレクス駆動方式で駆動される。
その際、データ電圧をｌっのビクセル素子に割り込み印
加させる前あるいは後に、個々のｆテの選択線路が投入
接続され、さらにその後であるいはその前にデータ電圧
が個々の列に供給される。この目的で所定数の列がブロ
ックにまとめられ、その際、各ブロックのビデオ信号が
表示素子の個々の列に供給され、さらにビデオ信号はブ
ロックごとに切り換えられていく。これによりマルチブ
レクス駆動中、ビクセル素子のための充電時間はブロッ
クの数により分割された行の持続時間になる。ブロック
の数は列の数よりも著しく少ないので、充電時間は非常
に大きくなる． 高いピーク電流を回避するために、ならびにディスプレ
イの幅全体にわたって均等な輝度分布を得るために、映
像信号は一時記憶され、さらにブロックの個々の列の全
てのコンデンサは平行して同時に充電される． つぎに本発明による実施例を図面を用いて説明する。
加させる前あるいは後に、個々のｆテの選択線路が投入
接続され、さらにその後であるいはその前にデータ電圧
が個々の列に供給される。この目的で所定数の列がブロ
ックにまとめられ、その際、各ブロックのビデオ信号が
表示素子の個々の列に供給され、さらにビデオ信号はブ
ロックごとに切り換えられていく。これによりマルチブ
レクス駆動中、ビクセル素子のための充電時間はブロッ
クの数により分割された行の持続時間になる。ブロック
の数は列の数よりも著しく少ないので、充電時間は非常
に大きくなる． 高いピーク電流を回避するために、ならびにディスプレ
イの幅全体にわたって均等な輝度分布を得るために、映
像信号は一時記憶され、さらにブロックの個々の列の全
てのコンデンサは平行して同時に充電される． つぎに本発明による実施例を図面を用いて説明する。
実施例の説明
第１図は本発明による液晶表示装置のための制御装置を
示す。液晶表示装置は２５のブロック１〜２５に分けら
れており、それぞれ３０本の垂直の制御線路を有する．
この場合、映像信号はそれぞれ１つのブロックに対して
３０本の入力線路１〜３０へ並列に伝送され、その際入
カクロツクパルスは、１つのブロックの列が書き込まれ
てから、その都度次のブロックへ切り換えられる。この
ようなマルチブレクス駆動の場合、各ブロックごとにな
いし１つのビクセル対して Ｐｐｉｘｅｌ ＝ ６４μｓ ／ ２５ ＝２．５μｓ
の時間が生じる。液晶電極の制御の本発明による分割に
より、ビクセルの制御のために十分に長い時間間隔が得
られる。ビクセル電極のあらゆる制御は．ブロックの列
コンデンサを直接充電することにより行なうことができ
る。しかしながらこのためには非常に高いピーク電流が
必要であり、これは全体的に不利であると見なさなけれ
ばならない。さらに液晶表示装置の幅全体にわたる輝度
分布が均等ではない。何故ならばブロック１〜２５の個
々の列が順次に映像情報を有しており、さらに最後のブ
ロックの列が映像イ月号を受け取る時には、最初のブロ
ックの列のピクセルコンデンサにおける電圧はすでに降
下しているからである。
示す。液晶表示装置は２５のブロック１〜２５に分けら
れており、それぞれ３０本の垂直の制御線路を有する．
この場合、映像信号はそれぞれ１つのブロックに対して
３０本の入力線路１〜３０へ並列に伝送され、その際入
カクロツクパルスは、１つのブロックの列が書き込まれ
てから、その都度次のブロックへ切り換えられる。この
ようなマルチブレクス駆動の場合、各ブロックごとにな
いし１つのビクセル対して Ｐｐｉｘｅｌ ＝ ６４μｓ ／ ２５ ＝２．５μｓ
の時間が生じる。液晶電極の制御の本発明による分割に
より、ビクセルの制御のために十分に長い時間間隔が得
られる。ビクセル電極のあらゆる制御は．ブロックの列
コンデンサを直接充電することにより行なうことができ
る。しかしながらこのためには非常に高いピーク電流が
必要であり、これは全体的に不利であると見なさなけれ
ばならない。さらに液晶表示装置の幅全体にわたる輝度
分布が均等ではない。何故ならばブロック１〜２５の個
々の列が順次に映像情報を有しており、さらに最後のブ
ロックの列が映像イ月号を受け取る時には、最初のブロ
ックの列のピクセルコンデンサにおける電圧はすでに降
下しているからである。
したがって本発明によれば映像信号が一時記憶され、さ
らに個々の列における全部のコンデンサすべてが共通に
充電される。
らに個々の列における全部のコンデンサすべてが共通に
充電される。
第２図はその種の一時記憶回路を示す。マルチブレクス
駆動によりブロックスイッチ２６、２７、２８に映像信
号が導かれる。これらのスイッチはマルチブレクス駆動
によりブロックごとに順次閉じられる．スイッチ２６、
２７、２８が閉じられている状態で、充電コンデンサ３
２，３３、３４が順次充電される。行が書き込まれた後
、つまりコンデンサ３２、３３、３４すべてが充電され
ると同時に、スイッチ２９、３０、３ｌが閉じられるの
で、記憶コンデンサ３２、３３、３４が同時にコンデン
サ３５、３６、３７と接続される。選択線路を作動させ
ることにより、蓄積された電圧が行ごとに表示装置へ供
給される。
駆動によりブロックスイッチ２６、２７、２８に映像信
号が導かれる。これらのスイッチはマルチブレクス駆動
によりブロックごとに順次閉じられる．スイッチ２６、
２７、２８が閉じられている状態で、充電コンデンサ３
２，３３、３４が順次充電される。行が書き込まれた後
、つまりコンデンサ３２、３３、３４すべてが充電され
ると同時に、スイッチ２９、３０、３ｌが閉じられるの
で、記憶コンデンサ３２、３３、３４が同時にコンデン
サ３５、３６、３７と接続される。選択線路を作動させ
ることにより、蓄積された電圧が行ごとに表示装置へ供
給される。
第３図は電流増幅器４４を備えた一時記憶回路を示す．
ここでは１つの列のための記憶回路が示されている。ス
イッチ２６を介して記憶コンデンサ３２が充電される。
ここでは１つの列のための記憶回路が示されている。ス
イッチ２６を介して記憶コンデンサ３２が充電される。
ｌ走査期間中に記憶回路のすべての記憶コンデンサが充
電されてからスイッチ２９が閉じられる。電流増幅器４
４は充電コンデンサ２９の放Ｗ１電流を増幅し、これを
列コンデンサ３５へ導く。
電されてからスイッチ２９が閉じられる。電流増幅器４
４は充電コンデンサ２９の放Ｗ１電流を増幅し、これを
列コンデンサ３５へ導く。
第４図は電流増幅器４４として、映像信号の電圧／時同
一電圧変換回路５１、５２を示す。
一電圧変換回路５１、５２を示す。
例えば映像信号の電圧領域をＯボルト〜６ボルトとする
と、記憶装置５０に記憶されている所定の電圧を表わす
映像情報が、電圧一時間変換器５１によりパルス幅変調
された信号へ変換される。このパルス幅変調された信号
は、つづいて時間一電圧変換回路５２を介してピクセル
コンデンサへ導かれる。
と、記憶装置５０に記憶されている所定の電圧を表わす
映像情報が、電圧一時間変換器５１によりパルス幅変調
された信号へ変換される。このパルス幅変調された信号
は、つづいて時間一電圧変換回路５２を介してピクセル
コンデンサへ導かれる。
第５図は時間一電圧変換回路を示す。パルス幅変調され
た信号６０はトランジスタ６３のゲート６Ｉへ導かれる
。最大値例えば６ボルトから一定の勾配でＯボルＩ・ま
で降下する電圧がトランジスタ６３のソース電極６２に
加えられる．このためソース電極と接続されているコン
デンサ６５は、このランプ電圧により充電される。コン
デンサとして、同じ列のうち励起されていない行におけ
るトランジスタスイッチの寄生的なゲート／ドレインー
コンデンサを利用することができる。コンデンサ６５の
出力側は液晶表示素子の列へ導かれる。映像入力電圧の
高さに応じて、電圧一時間変換器５ｌの異なる長さのパ
ルスを受け取るので、コンデンサ６５においてその都度
電圧を取り出すことができる。
た信号６０はトランジスタ６３のゲート６Ｉへ導かれる
。最大値例えば６ボルトから一定の勾配でＯボルＩ・ま
で降下する電圧がトランジスタ６３のソース電極６２に
加えられる．このためソース電極と接続されているコン
デンサ６５は、このランプ電圧により充電される。コン
デンサとして、同じ列のうち励起されていない行におけ
るトランジスタスイッチの寄生的なゲート／ドレインー
コンデンサを利用することができる。コンデンサ６５の
出力側は液晶表示素子の列へ導かれる。映像入力電圧の
高さに応じて、電圧一時間変換器５ｌの異なる長さのパ
ルスを受け取るので、コンデンサ６５においてその都度
電圧を取り出すことができる。
第６図は映像信号を記憶しかつ電圧一時間変換するため
の回路を示す。第■２図はこれに属するタイムチャート
を表わしている．入力側７７を介してトランジスタ７０
のソース電極ないしドレイン電極に人力データが導かれ
る。トランジスタ７０のゲート電極にはブロックを切り
換えるための信号Ｄｉｎが導かれる。入力側７８を介し
てトランジスタ７５のドレイン電極ないしソース電極に
基準電圧Ｖｒｅｆｒａｍｐが加えられ、さらにトランジ
スタ７５のゲート電極は、基準電圧Ｖ ｒｃＪｒａｍｐ
に対する制御電圧Ｖｒｅｆｃｔｒｌ７９が加え、られる
。ｌ・ランジスタ７０、７５の両方の出力側電極は点Ａ
において互いに接続されており、それらはコンデンサ７
２へ導かれる。コンデンサ７２の第２の接続端子は点Ｂ
において、一方ではトランジスタ７１のドレイン／ソー
ス電極へ導かれており、他方ではトランジスタ７３のゲ
ート電極へも導かれている。トランジスタ７１のゲート
電極はブロックを切り換えるための線路と接続されてい
る。トランジスタ７３の一方の電極はアースに接続され
ている。また、トランジスタ７３の他方の電極は、トラ
ンジスタ７１の第２の電極ならびにトランジスタ７４の
ドレイン／ソース電極と接続されている。この共通の接
続点Ｃはこの回路の出力側７６へ導かれており、さらに
この回路は出力信号を，例えば第４図による時間／ｆｌ
！圧変換回路へ導く。トランジスタ７４は、その入力側
電極に供給電圧■が加えられている。この供給亀圧Ｖは
同時にトランジスタ７４のゲート電圧へも加えられる．
コンデンサ７２は第２図のコンデンサ３２、３３、３４
に相応する。このコンデンサ７２は映像信号を一時記憶
するために使われる， 充電時間ｔｌｏａｄの始めでは、両方のトランジスタ７
０、７１は導通状態にある。このため点Ｂには平＃電圧
が生じるが、この平衡電圧は２つのトランジスタ７３、
７４の値の設定にのみ依存しており、例えば用いられる
ＦＥＴトランジスタ７３、７４のチャネルの幅に依存し
ている。この回路は、トランジスタ７３を迅速に投入接
続ないし遮断する形式のインバータとして用いられる。
の回路を示す。第■２図はこれに属するタイムチャート
を表わしている．入力側７７を介してトランジスタ７０
のソース電極ないしドレイン電極に人力データが導かれ
る。トランジスタ７０のゲート電極にはブロックを切り
換えるための信号Ｄｉｎが導かれる。入力側７８を介し
てトランジスタ７５のドレイン電極ないしソース電極に
基準電圧Ｖｒｅｆｒａｍｐが加えられ、さらにトランジ
スタ７５のゲート電極は、基準電圧Ｖ ｒｃＪｒａｍｐ
に対する制御電圧Ｖｒｅｆｃｔｒｌ７９が加え、られる
。ｌ・ランジスタ７０、７５の両方の出力側電極は点Ａ
において互いに接続されており、それらはコンデンサ７
２へ導かれる。コンデンサ７２の第２の接続端子は点Ｂ
において、一方ではトランジスタ７１のドレイン／ソー
ス電極へ導かれており、他方ではトランジスタ７３のゲ
ート電極へも導かれている。トランジスタ７１のゲート
電極はブロックを切り換えるための線路と接続されてい
る。トランジスタ７３の一方の電極はアースに接続され
ている。また、トランジスタ７３の他方の電極は、トラ
ンジスタ７１の第２の電極ならびにトランジスタ７４の
ドレイン／ソース電極と接続されている。この共通の接
続点Ｃはこの回路の出力側７６へ導かれており、さらに
この回路は出力信号を，例えば第４図による時間／ｆｌ
！圧変換回路へ導く。トランジスタ７４は、その入力側
電極に供給電圧■が加えられている。この供給亀圧Ｖは
同時にトランジスタ７４のゲート電圧へも加えられる．
コンデンサ７２は第２図のコンデンサ３２、３３、３４
に相応する。このコンデンサ７２は映像信号を一時記憶
するために使われる， 充電時間ｔｌｏａｄの始めでは、両方のトランジスタ７
０、７１は導通状態にある。このため点Ｂには平＃電圧
が生じるが、この平衡電圧は２つのトランジスタ７３、
７４の値の設定にのみ依存しており、例えば用いられる
ＦＥＴトランジスタ７３、７４のチャネルの幅に依存し
ている。この回路は、トランジスタ７３を迅速に投入接
続ないし遮断する形式のインバータとして用いられる。
この目的で本発明によれば、トランジスタ７４のチャネ
ルをできる限り小さく選定し、トランジスタ７３のチャ
ネルをできるだけ大きく選定する。点Ａにおいて、コン
デンサ７２はデータ電圧により充電される６コンデンサ
７２が充電されると、２つのトランジスタ７０、７１が
遮断され、トランジスタ７５を介して基準電圧Ｖｒｅｆ
ｒａｍｐが点Ａに印加される。
ルをできる限り小さく選定し、トランジスタ７３のチャ
ネルをできるだけ大きく選定する。点Ａにおいて、コン
デンサ７２はデータ電圧により充電される６コンデンサ
７２が充電されると、２つのトランジスタ７０、７１が
遮断され、トランジスタ７５を介して基準電圧Ｖｒｅｆ
ｒａｍｐが点Ａに印加される。
点Ｂにおける電圧は次のように変化する：ＵＢ ＝
ＵＢＯ ＋ Ｕｒａｍｐ − Ｕｄａｔａこ
の場合、ＵＢＯ はトランジスタ７１が導通にあると
きに生じる電圧である、つまりトランジスタ７３、７４
の値設定にしたがって生じる電圧である。かくして平衡
電圧が生じる。基準電圧が６ｖからＯｖまで一定に降下
し、かつデータ電圧Ｖｄａｔａが３ｖであるとすれば、
点Ｂにおいて以下のような電圧が生じる： ＤＢ ＝ ４．Ｖ ＋ ６Ｖ − ３Ｖ ＝ ７Ｖコン
デンサ７２はそれに続く時間、ほととんど放電しないの
で、電圧ＵＢはほぼ平行な間隔で基準ランプ７８に追従
するが、この場合、この間隔は最初に印加されたデータ
電圧Ｕｄａｔａの大きさに左右される。
ＵＢＯ ＋ Ｕｒａｍｐ − Ｕｄａｔａこ
の場合、ＵＢＯ はトランジスタ７１が導通にあると
きに生じる電圧である、つまりトランジスタ７３、７４
の値設定にしたがって生じる電圧である。かくして平衡
電圧が生じる。基準電圧が６ｖからＯｖまで一定に降下
し、かつデータ電圧Ｖｄａｔａが３ｖであるとすれば、
点Ｂにおいて以下のような電圧が生じる： ＤＢ ＝ ４．Ｖ ＋ ６Ｖ − ３Ｖ ＝ ７Ｖコン
デンサ７２はそれに続く時間、ほととんど放電しないの
で、電圧ＵＢはほぼ平行な間隔で基準ランプ７８に追従
するが、この場合、この間隔は最初に印加されたデータ
電圧Ｕｄａｔａの大きさに左右される。
電圧ＵＢがＵｌｌｌｌ）よりも小さい場合、トランジス
タ７３は遮断され、点Ｃにおける電圧は非常に迅速に大
きくなる。点Ｃにおけるこの電圧は、図示されていない
インバータによって反転され、第５図による時間一電圧
変換回路のトランジスタ６３を制御するために用いられ
る。
タ７３は遮断され、点Ｃにおける電圧は非常に迅速に大
きくなる。点Ｃにおけるこの電圧は、図示されていない
インバータによって反転され、第５図による時間一電圧
変換回路のトランジスタ６３を制御するために用いられ
る。
点Ｂにおける電圧はデータ電圧に依存しており、この電
圧がトランジスタ７３を早期にあるいは遅延して遮断す
ることにより、パルス幅変調が行なわれる。第１２図に
示された電圧特性Ａ．Ｂ．Ｃは、上記の実施例の点Ａ，
Ｂ，Ｃにおける電圧特性に相応する。
圧がトランジスタ７３を早期にあるいは遅延して遮断す
ることにより、パルス幅変調が行なわれる。第１２図に
示された電圧特性Ａ．Ｂ．Ｃは、上記の実施例の点Ａ，
Ｂ，Ｃにおける電圧特性に相応する。
第８図には、第６図において実施されるような、１つの
行における充電経過およびプロセス経過が示されている
。６４μｓである１つの行の期間中、ブロック１〜ブロ
ック２５は均等な時間間隔ｔ ｌｏａｄｌ，．．．Ｉｏ
ａｄ２５にわたってデータ信号により充電される。全充
電時間は６４μｓである行全体の期間よりも短い。プロ
セス時間ｔ ｐｒｏｚｅｓｓ ＝ ２ ０ μｓとすれ
ば、このことからコンデンサ７２の充電時間は１．７μ
ｓとなる。
行における充電経過およびプロセス経過が示されている
。６４μｓである１つの行の期間中、ブロック１〜ブロ
ック２５は均等な時間間隔ｔ ｌｏａｄｌ，．．．Ｉｏ
ａｄ２５にわたってデータ信号により充電される。全充
電時間は６４μｓである行全体の期間よりも短い。プロ
セス時間ｔ ｐｒｏｚｅｓｓ ＝ ２ ０ μｓとすれ
ば、このことからコンデンサ７２の充電時間は１．７μ
ｓとなる。
第７図には、第６＠による回路のための前置段が示され
ている。入力データがトランジスタ１００に導かれ、そ
のゲート電極は一時記憶のための制御信号により制御さ
れ、その際、制御信号はブロックごとにゲート電極に印
加される。データを表わす電圧はコンデンサ１． ０
１に蓄えられる。電圧値として記憶されたこの情報は、
第６図による回路の人力側７７に導かれる。
ている。入力データがトランジスタ１００に導かれ、そ
のゲート電極は一時記憶のための制御信号により制御さ
れ、その際、制御信号はブロックごとにゲート電極に印
加される。データを表わす電圧はコンデンサ１． ０
１に蓄えられる。電圧値として記憶されたこの情報は、
第６図による回路の人力側７７に導かれる。
これにより、まず２５個の前置段ブロックすべてが順次
充電され、次にデータがいっしょに第６図による次の回
路へ伝送される。行ｎの前置段の充電中、第１１図にし
たがって同時に行ｎ＋１のデータのプロセスが行なわれ
る。第１１図による転送時間ｔ ｔｒａｎｓｆｅｒは、
第６図による回路においてコンデンサ７２を充電するた
めに供給される時間であって、この時間は例えば第８図
の時間ｔ Ｉｏａｄｌ に相応する。この前置段の場合
、トランジスタｌＯＯをトランジスタ７０７１よりも値
を大きく選定することができるので、前置段におけるコ
ンデンサ１０１の充電は、第６図による回路のコンデン
サ７２の充電よりも早く行なうことができる，より大き
く値を設定可能である理由は以下の点にある。即ちこの
場合、トランジスタの遮断の際に生しる電圧差は、寄生
的なゲートードレイン間容量およびゲートーソース間容
量に制約されて、トランジスタ７０および７１の場合ほ
どには他の回路に大きく作用を及ぼさない。例えば５μ
ｓの転送時間の場合、前置段ブロックのコンデンサｌＯ
１の充電時間は２．３μｓである。
充電され、次にデータがいっしょに第６図による次の回
路へ伝送される。行ｎの前置段の充電中、第１１図にし
たがって同時に行ｎ＋１のデータのプロセスが行なわれ
る。第１１図による転送時間ｔ ｔｒａｎｓｆｅｒは、
第６図による回路においてコンデンサ７２を充電するた
めに供給される時間であって、この時間は例えば第８図
の時間ｔ Ｉｏａｄｌ に相応する。この前置段の場合
、トランジスタｌＯＯをトランジスタ７０７１よりも値
を大きく選定することができるので、前置段におけるコ
ンデンサ１０１の充電は、第６図による回路のコンデン
サ７２の充電よりも早く行なうことができる，より大き
く値を設定可能である理由は以下の点にある。即ちこの
場合、トランジスタの遮断の際に生しる電圧差は、寄生
的なゲートードレイン間容量およびゲートーソース間容
量に制約されて、トランジスタ７０および７１の場合ほ
どには他の回路に大きく作用を及ぼさない。例えば５μ
ｓの転送時間の場合、前置段ブロックのコンデンサｌＯ
１の充電時間は２．３μｓである。
第ＩＯ図には、第６図による回路のための拡張された前
置段回路が示されている。映像データ信号８０がトラン
ジスタ８ｌにもトランジスタ８７にも導かれる。トラン
ジスタ８１，８７の別の電極はそれぞれ一方ではコンデ
ンサ８３８８と接続されており、他方ではトランジスタ
８２、８４の入力側電極と接続されている。
置段回路が示されている。映像データ信号８０がトラン
ジスタ８ｌにもトランジスタ８７にも導かれる。トラン
ジスタ８１，８７の別の電極はそれぞれ一方ではコンデ
ンサ８３８８と接続されており、他方ではトランジスタ
８２、８４の入力側電極と接続されている。
トランジスタ８２、８４の出力側は共に充電コンデンサ
７２へ導かれており、このコンデンサには、第６図にし
たがってトランジスタ７５を介して基準電圧Ｖｒｅｆｒ
ａｍｐが導かれる。
７２へ導かれており、このコンデンサには、第６図にし
たがってトランジスタ７５を介して基準電圧Ｖｒｅｆｒ
ａｍｐが導かれる。
この前置回路により、第９図による１つの行全体を前置
段を充電するために使用することができるので、コンデ
ンサ８ ３／８ ８の充電時間ｔ Ｉｏａｄ８３、ｔ
ｌｏａｄ８８は２．５μｓになる。さらにこの時間は転
送時間ｔ ｔｒａｎｓｆｅｒには何ら依存しない。トラ
ンジスタ８１の制御は各々の２ｎ番目の行のブロック切
り換え信号Ｂｕ ２ｎにより行なわれ、トランジスタ８
７の制御は各々の第２ｎ＋ｌ＃目の行のブロック切り換
え信号Ｂｕ２ｎ＋１により行なわれ、トランジスタ８２
の制御は各々の２ ｎ−１番目の行の行切り換え信号Ｚ
２ｎ＋１により行なわれ、さらにトランジスタ８４の制
御は各々の２ ｎ−１番目の行切り換え信号Ｚ２ｎによ
り行なわれる。
段を充電するために使用することができるので、コンデ
ンサ８ ３／８ ８の充電時間ｔ Ｉｏａｄ８３、ｔ
ｌｏａｄ８８は２．５μｓになる。さらにこの時間は転
送時間ｔ ｔｒａｎｓｆｅｒには何ら依存しない。トラ
ンジスタ８１の制御は各々の２ｎ番目の行のブロック切
り換え信号Ｂｕ ２ｎにより行なわれ、トランジスタ８
７の制御は各々の第２ｎ＋ｌ＃目の行のブロック切り換
え信号Ｂｕ２ｎ＋１により行なわれ、トランジスタ８２
の制御は各々の２ ｎ−１番目の行の行切り換え信号Ｚ
２ｎ＋１により行なわれ、さらにトランジスタ８４の制
御は各々の２ ｎ−１番目の行切り換え信号Ｚ２ｎによ
り行なわれる。
第６図による回路は、ブロック１〜２５ごとに各ブロッ
クの列の数に応じて設けられているトランジスタ７０．
７１のゲー１ヘ電極の入力側は、ブロックごとに並列に
接続される。制御信号７９は全てのブロック１〜２５が
書き込まれてからプロセス期間中加えられる。
クの列の数に応じて設けられているトランジスタ７０．
７１のゲー１ヘ電極の入力側は、ブロックごとに並列に
接続される。制御信号７９は全てのブロック１〜２５が
書き込まれてからプロセス期間中加えられる。
発明の効果
本発明により、充電された電圧を簡単な構成により所定
の時間期間中一定に維持−、かつ接続線路の数を少なく
した液晶表示装置のための４ 制御回路が提供される。
の時間期間中一定に維持−、かつ接続線路の数を少なく
した液晶表示装置のための４ 制御回路が提供される。
第１図はディスプレイの制御回路を示す図、第２図は一
時記憶回路図、第３図は電流増幅器を有する一時記憶回
路図、第４図は時同一電圧変換器のブロック図、第５図
は第４図による時間一電圧変換器の回路図、第６図はさ
らに別の時間一電圧変換器の回路図、第７図は記憶装置
の回路図、第８図は第１のタイムチャートの図、第９図
は第２のタイムチャートの図、第１Ｏ図は拡張された前
置段を示す図、第１１図は第３のタイムチャートの図、
第１２図は第６図に対するタイムチャートの図である。 １、２．．．．２ ５・・・ブロック、４４・・・電流
増幅器、５０・・・記憶装置、５ｌ・・・電圧一時間変
換器、５２・・・時間・・・電圧変換器 Ｆｉｇ． ２ ｂク Ｆｉｇ． ５ Ｆｉｇ． １ Ｆｉｇ． ３ Ｆｉｇ． ４ Ｆｉｇ， ８ Ｆｉｇ． ９ Ｆｉｇ， ７
時記憶回路図、第３図は電流増幅器を有する一時記憶回
路図、第４図は時同一電圧変換器のブロック図、第５図
は第４図による時間一電圧変換器の回路図、第６図はさ
らに別の時間一電圧変換器の回路図、第７図は記憶装置
の回路図、第８図は第１のタイムチャートの図、第９図
は第２のタイムチャートの図、第１Ｏ図は拡張された前
置段を示す図、第１１図は第３のタイムチャートの図、
第１２図は第６図に対するタイムチャートの図である。 １、２．．．．２ ５・・・ブロック、４４・・・電流
増幅器、５０・・・記憶装置、５ｌ・・・電圧一時間変
換器、５２・・・時間・・・電圧変換器 Ｆｉｇ． ２ ｂク Ｆｉｇ． ５ Ｆｉｇ． １ Ｆｉｇ． ３ Ｆｉｇ． ４ Ｆｉｇ， ８ Ｆｉｇ． ９ Ｆｉｇ， ７
Claims (1)
- 【特許請求の範囲】 １、信号を表示する目的で、列と行とを有するマトリク
ス状に構成された可制御のピクセルコンデンサを備えた
液晶表示装置のための制御回路において、 複数個の列がブロック（１、２・・・・、２５）にまと
められており、 表示すべき信号が、入力線路を介して第１ のブロック（１）の列へ並列に導かれるようにし、 さらに前記第１のブロック（１）の列コンデンサ（３５
、３６、３７）が制御された後に、入力線路が後続のブ
ロック（２、３、・・・・、２５）の列へ歩進的に切り
換え接続されていくようにしたことを特徴とする、液晶
表示装置のための制御回路。 ２、表示すべき信号が一時記憶されるようにし、さらに
一時記憶の目的で全部のコンデンサ（３２、３３、３４
）が充電されると、１つの行の列コンデンサ（３５、３
６、３７）が並行して同時に充電されるようにした、請
求項１記載の制御回路。 ３、表示すべき信号がパルス幅変調された信号に変換さ
れるようにした、請求項２記載の制御回路。 ４、充電時間（Ｄｉｎ）中、表示すべき信号が第１のト
ランジスタ装置（７０）を介して、基準電圧（Ｖｒｅｆ
ｒａｍｐ）の印加されている第２のトランジスタに供給
されるようにし、 第１のトランジスタと第２のトランジスタ（７０、７２
）との第１接続点（Ａ）がコンデンサ（７２）へ導かれ
、 さらに該コンデンサ（７２）の第２接続点（Ｂ）が第３
のトランジスタ（７１）の入力側および第４のトランジ
スタ（７３）の制御電極と接続されており、 さらに第３のトランジスタと第４のトランジスタ（７１
、７３）の出力側電極ないし入力側電極の第３接続点（
Ｃ）は回路の出力側（７６）、ならびに第５のトランジ
スタ（７４）の出力側と接続されており、この場合、前
記第５のトランジスタは、その入力側および制御電極に
供給電圧（Ｖ）が加えられている、請求項３記載の制御
回路。 ５、第１のトランジスタ装置（７０）が１つのトランジ
スタであるようにした、請求項４記載の制御回路。 ６、トランジスタ（７０、７１、７３、７４、７５）が
ＦＥＴトランジスタまたはＴＦＴトランジスタであるよ
うにした、請求項４記載の制御回路。 ７、第５のトランジスタ（７４）のチャネルをできる限
り小さく選定し、第４のトランジスタ（７３）のチャネ
ルをできる限り大きく選定した、請求項４から６のいず
れか１項記載の制御回路。 ８、コンデンサ（７２）の充電後に、第１および第３の
トランジスタ（７０、７１）が遮断されるようにし、第
２のトランジスタ（７５）を介して基準電圧（Ｖｒｅｆ
ｒａｍｐ）が第１の接続点（Ａ）へ加えられるようにし
た、請求項４から７のいずれか１項記載の制御回路。 ９、各入力線路のための表示すべき信号が、第６のトラ
ンジスタ（１００）を介して、充電期間中に第２のコン
デンサ（１０１）へブロックごとに導かれるようにし、 さらに全ての第２ののコンデンサ（１０１）がブロック
ごとに充電されてから、記憶されたデータが行ごとに第
１のトランジスタ（７０）の入力側へ加えられるように
した、請求項４から８のいずれか１項記載の制御回路。 １０、第１のトランジスタ装置（７０）が第１の分岐路
および第２の分岐路を備えた並列回路から成り、この場
合、前記第１の分岐路は第７のトランジスタ（８１）、
第３のコンデンサ（８３）および第８のトランジスタ（
８２）を含み、さらに前記第２の分岐路は第９のトラン
ジスタ（８７）、第４のコンデンサ（８８）および第１
０のトランジスタ（８４）を含むようにした、請求項４
記載の制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3930259A DE3930259A1 (de) | 1989-09-11 | 1989-09-11 | Ansteuerschaltung fuer eine fluessigkristallanzeige |
| DE3930259.8 | 1989-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105312A true JPH03105312A (ja) | 1991-05-02 |
| JP3176613B2 JP3176613B2 (ja) | 2001-06-18 |
Family
ID=6389149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23914690A Expired - Fee Related JP3176613B2 (ja) | 1989-09-11 | 1990-09-11 | 液晶表示装置のための制御回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5206632A (ja) |
| EP (1) | EP0417578B1 (ja) |
| JP (1) | JP3176613B2 (ja) |
| AT (1) | ATE131651T1 (ja) |
| DE (2) | DE3930259A1 (ja) |
| ES (1) | ES2082810T3 (ja) |
| HK (1) | HK112996A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420229B1 (ko) * | 1995-03-06 | 2004-06-04 | 톰슨 | 비디오신호인가장치,디스플레이장치의데이타라인구동기용비교기,및비디오장치 |
| JP2007508592A (ja) * | 2003-10-17 | 2007-04-05 | アトメル グルノーブル エス．ア． | 液晶マイクロディスプレイ |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE4103813A1 (de) * | 1991-02-08 | 1992-08-27 | Thomson Brandt Gmbh | Verfahren und vorrichtung zur zeit/spannungs-wandlung |
| JPH05150737A (ja) * | 1991-11-27 | 1993-06-18 | Sharp Corp | 表示装置用駆動回路 |
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| US6674562B1 (en) | 1994-05-05 | 2004-01-06 | Iridigm Display Corporation | Interferometric modulation of radiation |
| US5619223A (en) * | 1994-04-14 | 1997-04-08 | Prime View Hk Limited | Apparatus for increasing the effective yield of displays with integregated row select driver circuit |
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