JPH03104420A - ディジタルアナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルアナログ変換回路に関する。本発
明は、特に上位桁および下位桁ごとにそのパルス幅信号
でスイッチングした出力を重み付け加算してアナログ信
号に変換するディジタルアナログ変換回路に関する。

〔概要〕

本発明は、上位桁および下位桁のパルスのデューティ比
でスイッチングを行ってデイジタル入力をアナログ出力
に変換するデイジタルアナログ変換回路において、 下位桁の重み付けに対応して分圧された出力を加算抵抗
なしに上位桁に加えることにより、加算抵抗をなくしデ
ィジタルアナログ変換を高安定化、高精度化するもので
ある。

〔従来の技術〕

ディジタルアナログ変換回路において、その変換精度を
高め、高速化する方式として、デイジタル信号を上位桁
と下位桁とに分離し、その上位桁と下位桁にそれぞれ対
応するデューテイ比のパルス幅信号を生或して、このパ
ルス幅信号を重み付け加算回路によって加算してアナロ
グ信号に変換するものがある。

その構或を第３図に示す。

この人力ディジタル信号を上位桁と下位桁とに分離して
変換するディジタルアナログ変換回路は、入力されたデ
ィジタル信号を上位ビットと下位ビットとに分離する分
離回路１ｌと、分離された上位ビットをその上位ビット
に対応するデ５−ティ比のパルス幅信号に変換するパル
ス幅信号生戊回路（ＰＷＭ）１２と、下位ビットをその
下位ビットに対応するデューティ比のパルス幅信号に変
換するパルス幅信号生或回路（ＰＷＭ）１３と、この上
位ビットのパルス幅信号と下位ビットのパルス幅信号と
をその上位ビットと下位ビットに割り当てられた重み付
けにしたがって、重み付け加算を行う重み付け加算回路
１４と、この重み付け加算回路１４で加算された出力を
平均化してアナログ信号として出力する平均化回路１５
とを備えている。

そして、この重み付け加算回路での上位ビットと下位ビ
ットとの加算は、重み付けを行った加算抵抗により行っ
ていた。例えば第４図に示すように、上位ビットにスイ
ッチＳＷ，、下位ビットにスイッチＳＷ２を割り当て、
端子１６から入力される基準電圧Ｅ，をそれぞれ上位ビ
ット、下位ビットのパルス幅信号のデューティ比でスイ
ッチングし、このスイッチＳ　Ｗ　＋　の出力を上位ビ
ットに重み付けされた加算抵抗Ｒ１スイッチＳＷ２の出
力を下位ビットに重み付けされた加算抵抗ｎＲを介して
平均化回路１５の演算増幅器（ＡＭＰ）１７に加算して
結合していた。この演算増幅器１７により、スイッチン
グされた出力を平均化してアナログ出力として出力端子
１８で取り出していた。

〔発明が解決しようとする課題〕

しかし、このように、加算抵抗を用いて上位ビットと下
位ビットのスイッチング出力を加算することは、さらに
高安定化、高精度化することができない。すなわち、加
算抵抗は経年変化や温度変化に対する安定度が低いため
、加算抵抗を用いると安定度を高安定化できない問題が
あった。また、抵抗の精度、安定性を向上させることは
困難であり、超高精度、超高安定性の抵抗を用いるとデ
ィジタルアナログ変換回路が高価なものとなった。

本発明はこのような課題を解決するもので、加算抵抗を
用いずに上位ビットおよび下位ビットのスイッチング出
力を加算して、精度、安定度を向上させることができる
ディジタルアナログ変換回路を提供することを目的とす
る。

〔課題を解決するための手段〕

本発明は、入力されたディジクル信号を上位桁と下位桁
とに分離する手段と、この上位桁に対応する第一のパル
ス幅信号を発生する回路と、前記下位桁に対応する第二
のパルス幅信号を発生する回路と、前記二つのパルス幅
信号に対応する電圧をそれぞれ重み付けして加算する回
路と、この加算出力を平均化する第一の平均化回路とを
備えたディジタルアナログ変換回路において、前記重み
付けして加算する回路は、前記下位桁の重み付けに対応
するパルス幅信号でスイッチングする第二のスイッチと
、この第二のスイッチの出力を平均化する第二の平均化
回路と、この平均化回路の出力電圧または共通電位を前
記第二のパルス幅信号に応じて選択する第三のスイッチ
と、この第三のスイッチの出力電圧を人力とするバッフ
ァ増幅器と、このバッファ増幅器の出力を基点とし前記
上位桁の重み付けに対応する電圧を発生する基準電圧源
と、この基準電圧源の発生電圧または前記基点の電圧を
前記第一のパルス幅信号に応じて選択する第一のスイッ
チとを備えたことを特徴とする。

〔作用〕

基準電圧が上位ビットに対応ずる第一のスイッチにより
、上位ビットのパルス幅信号のデ冫ーティ比でスイッチ
ングされて平均化回路に結合される。また、基準電圧を
下位ビットの重み付けに対応するデューティ比のパルス
幅信号により第二のスイッチでスイッチングして平均化
して、分圧する。この分圧電圧は、下位ビットに割り当
てられた第三のスイッチにより、下位ビットのパルス幅
信号のデューティ比でスイッチングされ、バッファ増幅
器を介して第一のスイッチの基点側に結合される。

したがって、下位ビットの重み付けに対応する出力は加
算抵抗なしに上位ビットの重み付けに対応する出力に加
算することができる。

〔実施例〕

以下本発明の実施例を図面を参照して説明する。

第ｌ図は本発明一実施例の構或を示す回路ブロック図で
ある。

本実施例のディジクルアナログ変換回路における重み付
け加算回路の特徴とするところは、下位桁の重み付けに
対応するパルス幅信号でスインチングする第二のスイッ
チ４と、この第二のスイッチ４の出力を平均化する第二
の平均化回路５と、この平均化回路５の出力電圧または
共通電位を前記第二のパルス幅信号に応じて選択する第
三のスイッチ６と、この第三のスイッチ６の出力電圧を
入力とするバッファ増幅器７と、このバツファ増幅器７
の出力を基点とし上位桁の重み付けに対応する基準電圧
Ｅｒｌを発生する基準電圧素子としてのツェナーダイオ
ード２と、このツエナーダイオード２の発生電圧または
前記基点の電圧を前記第一のパルス幅信号に応じて選択
する第一のスイッチ３とを備えたことにある。

すなわち、本実施例回路は、定電流源１と、この定電流
源１にその一端が接続され、上位ビットに割り当てられ
る基準電圧Ｅｒ，を発生するツエナーダイオード２と、
上位ビットに対応し、スイッチＳｌａとスイッチＳｌｂ
との二つの接点経路を有し、スイッチＳｌＭが導通する
ときには、スイッチＳ＋ｂが非導通となって一方のみが
閉じて両スイッチ接点間が出力となるスイッチであり、
ツエナーダイオード２と並列に接続されるスイッチ３と
を備える。このスイッチ３の出力が平均化回路８に接続
される。また上述の基準電圧Ｅｒ１を上位ビットと下位
ビットとの重み付けに対応する一定のデューティ比（Ｔ
３　　：　ＴＯ　）でスイッチ３２ａと、スイッチＳ２
ｂを相互に導通、非導通させるスイッチ４と、このスイ
ッチ４の出力を平均化して一定電圧Ｅｒ２として出力す
る平均化回路５と備える。この平均化回路５の出力が下
位ビットに対応して相互に導通、非導通するスイッチＳ
３ａｓ　Ｓ３ｂを持つスイッチ６に導かれる。このスイ
ッチ６の出力は演算増幅器７に導かれ、この演算増幅器
７の出力は上述のスイッチ３内のスイッチＳｌｂとツエ
ナーダイオ一ド２の一方の端子に導かれている。スイッ
チ３の出力がアナログ出力を平均化する平均化回路８に
導かれ、上位ビットと下位ビットとが加算されたディジ
クルアナログ変換出力Ｅ。が平均（ヒ回路８の出力とし
て取り出される。

次に本実施例回路の動作を第２図を参照して説明する。

第２図は本実施例回路によるディジタルアナログ変換を
説明する波形図である。

定電流源ｌからの定電流により、基準電圧Ｅｒ１がツェ
ナーダイオード２で発生する。この基準電圧Ｅｒ１は、
スイッチ３で上位ビットに対応するデューティ比（Ｔ＋
　　：　Ｔｏ　）でスイッチングされる。

このデューティ比は第２図（ａ）に示すとおり、上位ビ
ットのデューティ比がＴ＋　　：Ｔｏであるときには、
第２図（ａ）のようなスイッチング出力がスイッチ３の
出力ｖ１　として出力される。

また、スイッチ４は、第２図（ｄ）に示すように下位ビ
ットに対応して重み付けられた基準電圧に対する一定の
デューティ比（Ｔ３　　：Ｔ１）でスイッチングし、そ
の出力から平均化回路５により下位ビットに対応する分
圧電圧を得る。この平均化回路５で下位ビットに対応し
て得られた分圧電圧Ｅｒ２はスイッチ６によってその下
位ビットのデューティ比（Ｔ２　：Ｔ．）でスイッチン
グされ、その出力は演算増幅器７に入力されて、スイッ
チ３のスイッチＳｌｂ側に結合される。この下位ビット
に対応してスイッチングされた基準電位との間の出力ｖ
２は第２図（ｂ）のようになる。

ここで、スイッチ３のスイッチＳｌａが閉じスイッチＳ
ｌｂが開いているときは、この演算増幅器７の出力Ｖ，
は、スイッチ３の基点側に加算されるた紗、スイッチ３
の出力ｖ０には基準電圧Ｅｒ，に下位ビットに対応する
電圧Ｅ　ｒ　２が重畳して加算されて、平均化回路８に
人力される。また、スイッチ３のスイッチＳ　Ｉｂが閉
じているときには、スイッチ３の出力Ｖ。には下位ビッ
トに対応する電圧Ｅ　ｒ　２が現れて、平均化回路８に
入力される。

したがって第２図（Ｃ）に示すように、平均化回路８に
入力される電圧Ｖ。はＶ。＝ｖ，＋ｖ２　となり、それ
ぞれスイッチ３とスイッチ５との出力を加算したものと
なっている。

平均化回路７はこの上位ビットと下位ビットとの加算さ
れた出力Ｖ。を平均化してディジタルアナログ変換出力
Ｅ。とじて出力する。

すなわち、ディジタルアナログ変換出力Ｅ０は、となり
、上位ピットおよび下位ビットのデューティ比に比例し
た出力となる。

なお、上記（１）式のＥｒ２は、厳密に言えばＥｒ，＝
　（Ｔ３　／Ｔｏ　）　　（Ｅｒ，＋　Ｖ，　）である
ため、 スイッチ４のスイッチングの時間Ｔ３：ＴＯを（Ｉ　　
Ｔ３　）／Ｔ３を上位ビット、下位ビットの重み付けに
対応したものとして、デューティ比を決定すればよい。

〔発明の効果〕

以上述べたように、本発明は、上位ビットと下位ビット
のスイッチング出力を加算抵抗を介することなく加算す
ることができる。本発明の重み付け加算回路は、抵抗を
用いることなく、上位桁下位桁の重み付けに対応してス
イッチング出方の加算ができるため、さらに精度および
安定度を向上させることができ、しかもその高精度化、
高安定化を安価な回路素子で行うことができる。

【図面の簡単な説明】

第１図は実施例回路ブロック図。 第２図は実施例の動作を説明する波形図。 第３図はディジタルアナログ変換回路を示すブロック図
。 第４図は従来の重み付け加算回路。 ｌ・・・定電流源、２・・・ツエナーダイオード、３、
４、６・・・スイッチ、５、８、ｌ５・・・平均化回路
、７、１７・・・演算増幅器、１１・・・分離回路、１
２、１３・・・パルス幅信号生戒回路、１４・・・重み
付け加算回路、１６・・・端子、１８・・・出力端子。 昂　１　図 ィて埋人　弁理士　井　出　直　孝 従来例 篇　４　図

Claims (1)

1. 【特許請求の範囲】 １、入力されたディジタル信号を上位桁と下位桁とに分
   離する手段と、 この上位桁に対応する第一のパルス幅信号を発生する回
   路と、 前記下位桁に対応する第二のパルス幅信号を発生する回
   路と、 前記二つのパルス幅信号に対応する電圧をそれぞれ重み
   付けして加算する回路と、 この加算出力を平均化する第一の平均化回路とを備えた
   ディジタルアナログ変換回路において、前記重み付けし
   て加算する回路は、 前記下位桁の重み付けに対応するパルス幅信号でスイッ
   チングする第二のスイッチ（４）と、この第二のスイッ
   チの出力を平均化する第二の平均化回路（５）と、 この平均化回路の出力電圧または共通電位を前記第二の
   パルス幅信号に応じて選択する第三のスイッチ（６）と
   、 この第三のスイッチの出力電圧を入力とするバッファ増
   幅器（７）と、 このバッファ増幅器の出力を基点とし前記上位桁の重み
   付けに対応する電圧を発生する基準電圧源（２）と、 この基準電圧源の発生電圧または前記基点の電圧を前記
   第一のパルス幅信号に応じて選択する第一のスイッチ（
   ３）と を備えたことを特徴とするディジタルアナログ変換回路
   。