JPH03101436A - 多点通信システムおよびその通信方法と出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は通信システムに関し、特に、多数のアナログ
パラメータの値をある点から他の点へ伝送するときに用
いられる通信システムに関する。

〔従来の技術〕

大規模なプロセス制御または監視システムにおいて、ア
ナログパラメータの値をある点から他の点へ通信する必
要がある。制御システムにおいて、プロセスの調整され
た物理的状態を表わすパラメータの値は制御部に通信さ
れ、制御変数を表わすパラメータの値はアクチュエータ
に通信される。多くの場合、この種のシステムにおける
入力変数の数と制御変数の数は非常に多い。各入力と出
力は接続が必要で、大規模多変化システムの配線プラン
トは操作不能となる箇所が急速に増えている。加えて、
分配プロセスが制御されまたは監視されるとき、遠隔セ
ンサ及びアクチュエータからの配線プラントは複雑にか
つ高価になる。配線プラントの価格及び複雑さは検出、
監視、制御装置の数及びシステムの処理部からの距離を
増加させる。

センサ及び制御情報を集中させ、それらのシステムの配
線及び接続コストを減少させる技術が必要である。分配
プロセス、監視及び制御システムにおいて、マルチプレ
クサ及びローカルエリアネットワークが多く用いられる
。この種のシステムは、種々のセンサからの情報をディ
ジタルフォーマットに凝縮し、通信リンクを介して制御
部及び監視部に伝送する。

〔発明が解決しようとする課題〕

しかしながら、多くの場合、ローカルエリアネットワー
クは基地制御部及び監視システムを配線に沿って配置し
なければならないため適していない。これは、ＬＡＮの
システムプロトコル、ネットワークの要求及び情報速度
が基地制御部及び監視処理部と適合しないからである。

多くの装置に関し、基地システムにおいて、重要な投資
が成されているが、かかるネットワークの解決法は制御
または監視システムの要求に適してなく、かつ適合しな
い。センサ及びアクチュエータの配線及び接続のコスト
を減少して情報を収集でき、しかし、同時に伝送の後に
情報を展開でき、基地制御または監視処理部の情報が従
来投資した装置と互換性があるシステムのためのこの種
の装置の必要性が考えられている。

この種のシステムは、これらシステムに含まれる種々の
異なるセンサ及びアクチュエータを考慮して柔軟性がな
ければならない。一般に、多くのセンサは、電圧源、電
流源、接点の閉成またはＴＴ　Ｌ’型倍信号供給し、多
くのアクチュエータはこれらのタイプの信号によって制
御される。更に、システムは、分配点及び異なる大きさ
のシステムからの多数の入力及び出力を扱うため拡張可
能でなければならない。この種のシステムは、多数の変
数をセンサから及びアクチュエータへ正確に伝送するこ
とができる通信プロトコルを持たなければならない。シ
ステムは、廉価でかつ簡単で、監視及び制御領域の様な
配線プラントの繁雑さを除くという初期の目的を達成し
なければならない。

この発明は、正確でかつ柔軟性があり、しかも構成が簡
単で安価な、アナログ及び別個の信号のための新規な多
点通信システムを提供する。

〔課題を解決するための手段および作用〕このシステム
は、複数の対応する出力モジュールと通信リンクを介し
て通信する複数の入力モジュールを有している。各入力
モジュールは、関係する出力モジュールの対応する出力
のグループと通信する入力のグループを有し、これによ
って入力と出力が通信リンクによって分離されているに
もかかわらず、入力のミラーイメージを提供する。この
ようにして、入力からの情報は効果的な伝送処理のため
に収集され、通信処理を通過した伝送の後出力に展開さ
れる。

入力及び出力モジュールは、入力モジュールの場合多重
化回路に接続され、出力モジュールの場複合化回路に接
続される制御プロッセサと同様に構成される。多重化回
路は、種々の調整された状態の値またはパラメータを入
力する複数の構成可能な入力回路に接続される。復号化
回路は、種々の調整された状態の値またはパラメータを
出力する複数の構成可能な出力回路に接続される。各入
力モジュールとそれに関係する出力モジュールとの接続
は、システムプロトコルにしたがって双方向にディジタ
ルデータの伝送を行う通信リンクである。

一般に、入力モジュールの制御プロツセサは、入力回路
からアナログパラメータ値を出力する多重化回路を制御
する。パラメータ値は順次ディジタル化され、格納され
て、入力プロッセサによって出力制御プロッセサへ通信
リンクを介して送信される。出力モジュールはパラメー
タ値のディジタル表現を受信し、それらを順次格納し、
アナログパラメータ値に復号化し、復号化回路の制御に
よって正しい出力回路に分配する。これによって、出力
回路の出力信号は、入力信号値を入力回路に発生させる
装置と同じ物理的位置に現れる。したがって、パラメー
タ値は、この明らかな通信構成によっである点から他の
点に通信される。

この発明の１つの面において、多数のパラメータ値はシ
ステムによってこのようにして通信される。多数の入力
モジュールは、このシステムの全体の入力及び出力の数
の中で、任意に与えられる対応する多数の出力モジュー
ルと通信することができる。通信リンクの各点で示され
るモジュールのタイプは、このシステムの使用によって
変化する。ある点にセンサだけがあると、入力モジュー
ルは、制御において、それらのパラメータ値を出力モジ
ュールに通信するために用いることができる。ある点に
アクチュエータだけがあると、出力モジュールは、制御
において、パラメータ値を入力モジュールから受信する
ために用いることができる。同様に、入力モジュール及
び出力モジュールは、種々の点において、異なる点の他
のモジュールと通信するために用いることができる。通
信システムの構成は制御及び監視システムに明らかであ
るので、システムの拡張は、いくつかのこの種の構成に
よって達成することができる。　システム構成モードに
おいて、このシステムによって与えられる入出カモジュ
ールはシステムにその存在及びその物理的位置によらな
いシステム位置を認識させるアドレスを割り当てる。更
に、構成モードは入力をそれらに対応する出力及び通信
する信号のタイプに割り当てることを可能にする。入力
回路は、電流、電圧、トランジスタロジック（ＴＴＬ）
及び接点開成（開成）を含む異なるタイプのアナログ及
び個別の信号の互換性ために（＆成することができる。

同様に、出力回路は、電流、電圧、ＴＴＬ及び接点閉成
を含む同様のタイプの信号を出力するために構成される
。

この発明の他の面によると、各入力回路からの入力信号
のレンジが調整され、格納され、レンジの比率であるデ
ィジタル値への各アナログ信号の正確な変換を与える調
整モードを含む。このようにして、送信されたディジタ
ル値は次元がなく　ｒｐ−の情報を含む絶対値である。

これはシステムに、複数の異なるタイプの入力回路から
のディジタル値を複数の異なるタイプの出力回路へ同一
の方法により通信することを可能にする。加えて、シス
テムが再構成されたとき、伝送プロトコルは変える必要
はなく、入力回路は種々のタイプの入力が可能で、かつ
種々の出力回路にパラメータを通信するものを用いるこ
とができる。

この発明の更に他の面によれば、このシステムは警報モ
ードを含み、この警報モードはシステム異常を認め、こ
のシステム異常を警報記録に蓄積し、診断の目的で消去
また表示によって処理及び認識する。

パラメータ値の通信、調整、構成及び警報処理の動作モ
ードは、相互インタフェースを介してモジュールの制御
プロセッサにより統制され、相互インタフェースはオペ
レータによる容易な制御のためにメニュー駆動される。

システム通信プロトコルのために、モジュール対が通信
モードにないとき、システムの他の部分は影響を受けず
に動作を続けることができる。これは、システム全体を
停止させることなくシステムの一部を変更し、調整し、
再調整することを可能にする。

好ましいシステム制御において、リンクマスクは入力モ
ジュールの中から選択され、入力−出力対のためにポー
リングシーケンスを発生する。特定のモジュールの呼び
出しは起動メツセージの発生によって行われ、起動メツ
セージに順次完了メツセージで応答する。準備完了メツ
セージを受信すると、リンクマスクは前進信号を発生し
、連続する前の期間の休止となる。他方、準備完了メツ
セージを受信しないと、呼び出しが直ちに続けられる。

入力モジュールが通信許可を得ると、順次完了メツセー
ジで応答したその対応する出力モジュールに起動メツセ
ージを送信する。選択された入力モジュールが準備完了
メツセージを受信すると、入力されたアナログパラメー
タ値に対応する記憶された複数のディジタル値を送信す
る。送信の後、リンクマスクはそのアイドル時間の経過
を計り、次の入カー出カモジュールグループの呼び出し
を続ける。

〔実施例〕

この発明のこれら及び他の目的及び構成は添付図面に基
づく詳細な説明によって理解されるべきである。

この発明はパラメータ値変換及び通信システム８として
第１図に示される。複数の入力モジュールト・・Ｎは、
ディジタルデータを入力モジュールから出力モジュール
へ伝送するディジタル通信リンク１０を介して対応する
複数の出力モジュール間・Ｎと通信する。この発明にし
たがって、このシステムは入力１２．１４からの複数の
アナログ及び個別パラメータをディジタル値に変換する
入力モジュールを有し、ディジタル値を受信し、パラメ
ータを出力１６．　１８のためにアナログ値に変換する
対応する出力モジュールと通信する。

したがって出力モジュールの出力１６．１８は入力モジ
ュールの入力１．２，１．４のミラーイメージであり通
信は透明である。各入力モジュールはいくつかの多重化
入力を有し、各出力モジュールはいくつかの対応する復
号化出力を有する。入力及び出力モジュールは通信リン
ク］０のいずれかの位置に配置することができ、完全な
柔軟性のある通信システムを提供する。好ましくは、通
信リンク１０は各モジュールにおいてＥＩＡ４８５標準
インタフェースを有する一対のケーブルである。

入力または出力モジュールとなる各モジュールは、この
標準のための受信機と発生機の結合である。

通信リンク１０の一つの延びた部分はペアーケプルに沿
いリンクの延びた部分の両端のモジュールはドロップル
ープが要求される。通信リンクの延びた部分は繰り返す
ことがてきｔｌ？ＦＩケーブル対は２マイルに達する。

システムは１つの入力モジュールをリンクマスクに割り
当てることによってモジュール間でディジタル通信を行
う。通信システムのためのプロトコルは第２図に示され
る。

なお、第３図には第２図における制御キャラクタを示す
。リンクマスクはポーリングシーケンスを制御する。こ
こで、それぞれの入力モジュールト・・Ｎは起動メツセ
ージ３２が送出される。単一の起動コードＣｘは特定の
入力モジュールによって識別される。ここで、Ｘは割り
当てられたモジュールナンバである。いま、システムが
通信モードで動作していると、リンクマスクに応答メツ
セージ３４で答える。応答メツセージは、特定の人出カ
モジュールの結合Ｉ　Ｍ　７−　ＯＭ　７かシステム構
成内に存在し、動作可能になっているリンクマスタを指
し示す。リンクマスクはそれから今アドレスしている入
力モジュールに進行メツセージ３６を送信し、所定の時
間アイドルし、選択された人出カモジュールの通信のた
めの結合を許可する。

もしリンクマスクが応答メツセージを受信しないと、例
えば、１Ｍ８において応答４６が存在しないと、アドレ
スされた特定の人出カモジュールの結合への進行メツセ
ージを飛ばし、４８でポーリングシーケンスにしたがっ
た次の入出カモジュールの結合を続ける。

準備完了メツセージ（１６進数）５１によって許可が与
えられると、入力モジュールＩＭ７は起動メツセージ３
８をその対応する出力モジュールＩＭ７に送信し、出力
モジュールＩＭ７は応答メツセージ４２で応答する。準
備完了メツセージ（１６進数）ＯＥに応答して、入力モ
ジュールＩＭ７は入力パラメータ値からなるデータバイ
ト列のデータメツセージを送信する。一般に、データメ
ツセージ４２は、データメツセージの先頭バイトが単一
の識別子（１６進数）である３５バイトからなる。次の
３２バイトは各１６人入力ャンネルからの２バイトのデ
ータである。データメツセージの３４番目と３５番目の
バイトは全データメツセージのチェックサムを形成する
。データメツセージが完了した後、リンクマスクはその
アイドルサイクルがタイムアウトし、４４で次の入出カ
モジュール結合を呼び出す。

各入力または出力モジュールオペレータインタフェース
は、オペレータに対して同様にみえ、モジュールに対し
て入力及び出力データを用いることができる。第５図の
詳細に関して、入力モジュールのインタフェースは入力
チャンネル回路、表示器、複数の人カキ−及び複数の状
態ＬＥＤと接続するためのネジ端子の列を有する。１６
の入力回路はそれぞれネジ端子１００に接続され、各ネ
ジ端子は（＋）端子と（−）端子を有している。

２組の通信端子１０２，１０４が有り、１つは通信リン
ク１０に接続され、他は特定の位置で他のモジュールと
ドロップループを形成する。最後の２つの端子の組１０
６，１０８は故・障リレーを動作させ、２４ＶＡＣまた
はＤＣ電源をそれぞれ供給することを可能にする。

表示器１１０は、１ラインの１６キヤラクタドツトマト
リクスＬＥＤから構成され、動作、調整、構成及び故障
情報をオペレータに知らせる。オペレータは、異なるモ
ード及びオプションを５つの操作キー１１２，１１４，
１１６，１１８及び１２０で選択することができる。選
択キー１１８は、このシステムの可能な複数のモードの
１つを選択することができ、スクロールアップキー１１
２及びスクロールダウンキー１１４は各モードのメニュ
ー選択の表示を可能にする。エンタキ−１１６は所望の
メニューを選択するために用いられる。

確認キー１２０はシステムのアラームを扱うために用い
られる。３つの状態ＬＥＤは入力モジュールのフロント
パネルに配設される。送信ＬＥＤ１２２はモジュールか
ら送信が生じていることを示すために点灯し、受信Ｌ　
Ｅ　Ｄ　１．２８はモジュールの情報受信を示すために
点灯する。故障ＬＥＤ１２６は点灯すると故障状態をオ
ペレータに知らせる。

出力モジュールも同様に出力回路に接続されるネジ端子
１３０．２つの通信端子の組１３２，１３４．２つの電
源供給端子の組１３６，１３８、それぞれ選択、エンタ
、スクロールアップ、スクロールダウン、確認の動作を
するための５つのマニュアルスイッチ１４２，１４３，
１４４，１４６及び１４７及び送信、受信及び故障状態
をそれぞれ示す３つの状態ＬＥＤ１４８．１４９及び１
５０を有している。

このシステムは、通信、構成、調整及び警報モードの４
つの主な動作モードを提供する。通信モードにおいて、
モジュールの表示器は選択されたチャンネルのデータを
表示する。そのモジュールが入力または出力モジュール
であるかによって、選択されたデータは入力データまた
は出力データとなる。チャンネルはキーバッドのスクロ
ールアップキーまたはスクロールダウンキーを用いるこ
とによって選択される。

構成モードにおいて、表示器は使用者に所望のチャンネ
ルを構成することを可能にするメニュー選択を表示する
。モジュールが入力または出力モジュールかによって、
構成は入力回路または出力回路となる。キーバッドのダ
ウンスクロールキーは使用者に各チャンネルで４つのオ
プションを進ませる。このオプションは電流オプション
、電圧オプション、ＴＴＬオプション及び接点開成オプ
ションである。キーバッドのスクロールアップキーは使
用者に１６チヤンネルを進ませる。各チャンネルは構成
モードから去りそして入ることなく構成される。キーバ
ッドのエンタキーは使用者にメインメニューに戻ること
を可能にさせる。構成モードに入ると、構成モードに入
る直ぐ前に表示器に表示されていたチャンネルの識別情
報を伝送する。したがって今のチャンネルの構成はオプ
ション選択として表示される。後に詳述するように、オ
プション選択は構成の選択に合って変化する入力又は出
力回路に対応する内部配線が更に要求される。

調整モードにおいて、表示器は使用者に所望のチャンネ
ルの調整を可能にするメニュー選択を表示する。キーバ
ッドのスクロールダウンキーは使用者に調整メニューオ
プションを進ませることを可能にする。調整メニューオ
゛ブションはエンタゼロ及びエンタフルを含む。使用者
は、これらの要求が表示されたとき電流又は電圧源から
の正しいアナログ入力をもった点において入力チャンネ
ルネジ端子を供給しなければならない。チャンネルに供
給された電圧に対応するディジタル調整値はキーバッド
のエンタキーを押圧することにより調整のためのＲＡＭ
に入力される。出力モジュールに関して、調整オプショ
ンはスクロールアップキーによって選択することが可能
になるゼロ調整、フル調整及び故障調整である。使用者
は調整が要求される特定のチャンネルの電流及び電圧を
調整する検知器を供給しなければならない。そして検知
器はキーバッドのスクロールダウンキーの抑圧によって
所望の値に駆動される。選択されたチャンネルの調整値
はキーバッドのエンタキーの抑圧によってＲＡＭに格納
される。調整値は特定チャンネルの入力及び出力範囲を
示す。

一般に、アラームはシステム警報である。通信リンクの
通信故障を含むアラームに関して３つの状態がプログラ
ムされている。これは通信リンク又は１つ又はそれ以上
の通信モジュールの短絡また開放である。アラームはモ
ジュール又はリンクマスク間で通信することのできない
すべての入力又は出力モジュールを登録する。第２のシ
ステム故障は電源故障である。これはモジュール内の電
源、外部電源の故障又プラント内のＡＣ電源の故障であ
る。電源がオフの期間でなく、再格納したとき電源がオ
フすると、アラームは生じない。アラームＬＥＤは点灯
し、表示器は“電源オフ”を表示する。最後のシステム
アラームはプログラム停止である。何等かの理由により
１つのモジュールのプログラムが停止すると、その特定
のモジュールの監視ドッグタイマがタイムアウトし、プ
ログラムが再起動される。この点において、プログラム
停止としてアラームが格納される。アラームはアラーム
ログに格納される。発生したアラームはそれらが検出さ
れた順に格納される。検出された順番に１から１０まで
モジュールによって自動的に番号がふられる。１０番目
のアラームの後、１１番目及びこれに続くアラームは１
０番目のアラームに上書きされ、ログは最初の９このア
ラームと最後の１つのアラームを示す。これにより間欠
的な状態を認識することができる。例えば、多数の通信
リンク故障アラームは通信リンクの間欠的状態を示す。

ＡＣＫキーによりアラームログからアラームがクリアさ
れたとき、■とクリアされたアラームの間の番号が付さ
れた存在するアラームは１だけ下の番号に付は変えられ
る。

パラメータ値の伝送はディジタル的に行われ、入力の正
確な表現は出力に通信される。所望の正確さで進められ
る変換−通信−再変換プロセスにおいて複数のステップ
がある。このプロセスは第４図に１つのチャンネルに関
して図示される。最初に、リンクに伝送されるパラメー
タのディジタル値はレンジの比率が圧縮され絶対値化さ
れる。

この圧縮は、特定のセンサからの信号のレンジに対する
各入力チャンネルの調整又は、特定のアクチュエータを
動作させるのに必要な信号のレンジに対する各出力チャ
ンネルの調整を可能にし、これによりいかなるタイプ及
び規模の装置への互換性を与える。加えて、絶対値に関
するディジタル値の圧縮は、同じビット数（２バイト）
及び各チャンネルで用いられる伝送フォーマット（第２
図）を可能にする。これによりチャンネルを他のセンサ
又はアクチュエータに又は他の位置に再構成したとき、
伝送フォーマットは変更する必要はなく、単なる適宜の
再調整によって同じ装置を用いることができる。更に、
各チャンネルの情報は特定の装置に対して特定のチャン
ネルを選択する必要がないので同じ正確さで伝送するこ
とができる。

プロトコルは伝送フォーマットに結合され、システムに
対して柔軟に使うことができるので、異なるデータ速度
を容易に選択することができる。

システムは、速いデータ速度、増加したサンプリング速
度及び少ないモジュールを用いる柔軟性が有り、入力に
関する出ノｊに関して新しい速度を増加することができ
る。また、急速に新しくする必要がないので、遅いデー
タ速度、減少したサンプリング速度及び多いモジュール
を装置又は伝送プロトコル及びフォーマットの変更なく
して用いることができる。これらの態様は、入出力構成
及びフォーマットを実質的に投資の損失なくして急速に
変更しない種々の互換性の必要な装置に適合するシステ
ムの柔軟性を与える。

リンク上のディジタル通信の正確性は、正確なデータを
生成する変換プロセスによって両端において維持される
。アナログ−ディジタル変換は、複数の異なるタイプの
入力、すなわち電流、電圧、ＴＴＬ、接点開成を２重変
換器によってＡ／Ｄ変換された標準電圧に調整すること
により開始する。

−度変換が完了すると、ディジタル値列は入力レンジの
比率に関する絶対値に変換され、チャンネルの調整テー
ブルに格納される。変換値はまた周期的に測定されるま
た参照電源及び接地電圧の変動に関して訂正され、それ
らの最新の値が格納される。電源及び接地電圧に関して
格納された値は、絶対値に変換される前に加えられまた
は減算される。プロセスは、絶対ディジタル値（レンジ
の比率）を最初に、絶対データに対する異なるチャンネ
ルに関する出力調整レンジに適用することによってディ
ジタルデータ列に再変換する出力モジュールにおいて逆
に実行される。ディジタル値は、標準アナログ電圧に変
換される前に参照電源及び接地電圧の変動に関して訂正
される。標準アナログ電圧は出力回路の構成に基づく所
望の出力のタイプに調整される。

入力モジュールのシステムブロックダイアグラムは第６
図に詳述される。入力モジュールは、アナログチャンネ
ル０−１５からの複数のアナログ又は個別入力信号を調
整及び正規化する複数の入力回路１０１を有する。入力
回路１０１は、所定のサンプリング速度で各アナログ信
号を選択し、コントロールプロセッサ１０３によるＡ／
Ｄ変換に関する標準化されたアナログ電圧信号ＡＰＯ５
−ＡＮＥＧを供給する多重化回路１０５に接続される。

多重化回路１０２は、チャンネル選択アドレス、アドレ
スラインＡＤＯ−ＡＤ７としてのバスを介する回路への
出力及び書き込み信号＊Ｗｌによって制御される。この
信号は、入力チャンネルを選択する選択ラインＤＥＶＩ
−４、Ｂ　Ａ　Ｎ　Ｋ１−４に復号化される。アナログ
信号Ａｉｎは、このアナログ信号をディジタル１４ビツ
ト値に変換し、それを特定の入力信号又はチャンネルに
関して格納するコントロールプロセッサ１０３に入力さ
れる。個別の信号に関して、接点開成出力は、コントロ
ールプロセッサ１０３に、読み込み制御信号＊Ｒ１、＊
Ｒ２を伝送することにより、データラインＡＤＯ−ＡＤ
７を介して読み込むことができる。入力モジュールが、
前述したプロトコルで、通信に関して選択されたとき、
格納されたディジタル値が通信リンク１０を介して対応
する出力モジュールに伝送される。

出力モジュールのシステムブロックダイヤグラムの詳細
が第７図に示される。出力モジュールは、対応する出力
モジュールからディジタル信号を受信し、チャンネル位
置にしたがってそのメモリに格納するコントロールプロ
セッサ１０９を有している。これらのディジタル信号は
順次１つのアナログ信号Ａ　ｏｕｔに変換され、１６の
出力回路１１１に分配される。各出力回路は、標準のア
ナログ信号をそのチャンネルのために構成された特別の
出力に変換するように構成されている。復多重化回路１
１７は、選択ラインＤＥＶＩ−１６を動作可能にするこ
とによってアナログ信号を複数の出力回路１１２の中に
分配する。復多重化回路１１７は、ラインＡＤＯ−ＡＤ
７からのチャンネルアドレスを復号化することによって
特定の動作可能となったラインを選択し、動作可能信号
＊Ｗ１を書き込む。

第８図に詳細が示される各コントロールプロセッサは、
そのハードウェア構成が入力及び出力モジュールに関し
て同一な制御、通信及び変換回路を形成するマイクロプ
ロセッサからなる。機能における二重性は、各タイプの
モジュールに関して特別のコントロールプロセッサを設
計する必要性を除去し、モジュールフォーマットにおけ
るシステムの拡張性を容易にする。入力モジュール及び
出力モジュールに関してコントロールプロセッサの相違
は、その回路を説明し、特別な機能を実行させるために
動作するシステムソフトウェアである。一般に、コント
ロールプロセッサは、多重化アドレス及びデータバス１
６１として用いられるポート１、ピン０−７を有するマ
イクロプロセッサ１６０を含む。バスのアドレス部分は
、メモリ及びメモリ制御回路１６２のメモリ位置の選択
のために用いられる。メモリ及びメモリ制御回路１６２
は、後に詳述するリードオンリイメモリ（ＲＯＭ）及び
ランダムアクセスメモリ（ＲＡＭ）を有する。ＲＡＭは
、入力モジュールまたは出力モジュールのいずれかの制
御プログラムを格納し、ＲＡＭは、入力モジュールのと
き、変換した入力パラメータを格納し、出力モジュール
のとき、受信したパラメータを格納するする。ＲＡＭは
、更に種々の計算及びプログラムを実行する種々の変数
を一時記憶するため−に用いられる。

ポート１　　（ＡＤＯ−ＡＤ７）及びポートＯ（Ａｇ−
Ａ１２）は更にマイクロブロセ・ンサ１６０のいくつか
の周辺装置アドレスし制御するアドレス制御及び復号化
回路１６６に接続される。制御ライン＊ＡＳ、＊ＤＳ、
Ｒ／＊Ｗ及びポート３（＊Ｄ　Ｍ　（Ｍ　号）の４つの
ピンは、周辺装置がアクセスされるアドレス制御及び復
号化回路１６６に接続される。アクセスされる周辺装置
の１つは、アナログディジタル変換器及びディジタルア
ナログ変換器の２重弯換器てあり、１つはモジュールが
入力モジュールか出力モジュールかによって用られる。

２重変換器１６４が入力モジュールであると、それはア
ナログディジタル変換器として用いられ、シリアルディ
ジタル値はポート３、ピン１からＤＩＧＩＴＡＬ　　Ｉ
Ｎ信号Ｄｉｎとしてマイクロプロセッサに入力される。

しかしながら、２重変換器２０８が出力モジュールであ
ると、ディジタル値はアナログ信号に変換され、アドレ
ス制御及び復号化回路１６６からＤＩＧＩＴＡＬ　　０
ＵＴＰＵＴ信号Ｄ　ｏｕｔを介して２重変換器１６４に
出力される。２重変換器１６４が出力モジュールである
と、ＡＮＡＬＯＧ　　０ＵＴＰＵＴ信号ラインＡｏｕｔ
から出力回路に接続される。

多重化回路は、アドレス制御及び復号化回路及び多重化
アドレス／データバスＡＤＯ−ＡＤ７に接続される。バ
ス１６１は、データを多重化回路に伝送し、複数の入力
信号を変換するかを決定し、多重化回路から直接ディジ
タル入力として受信する。復多重化回路は、また多重化
アドレス／データバフ、ＡＤＯ−ＡＤ７及びアドレス制
御及び復号化回路１６６に接続される。復多重化回路は
、信号を出力し、チャンネル選択の信号を制御する出力
チャンネルアドレスに対応するデータを受信する。アド
レス制御及び復号化回路１６６は、またキーバッド１６
８及びＬＣＤ表示器１７２に接続される。キーバッド１
６８及びＬＣＤ表示器１７２は、前述したように情報を
伝送し、モードを変更し、構成し、システムを調整する
ために用いられる。キーバッド１６８からの入力は多重
化アドレス／データバス１６１を介して受信され、表示
器１７２へのデータは、マイクロプロセッサ１６０から
個別バスを介してボート２．ビン０−７から伝達される
。アドレス制御及び復号化回路１６６は、更に通信リン
ク１０からのディジタルデータの受信又はディジタルデ
ータのリンクへの送信のために用いられる通信回路１７
４を調整する。

マイクロプロセッサ１６０は、それぞれ５ＥＲＩＡＬ　
　ＩＮ及び５ＩＲＩＡＬ　　ＯＵＴデータラインとして
用いられるボート３．ビン０によって通信回路１７４に
接続される。

アドレス制御及び復号化回路１６６による最後の周辺制
御は、信号ラインＷＤを介して回路１６６により周期的
にストローブされなかった場合、そのリセット端子ＲＥ
ＳＥＴでマイクロプロセッサをリセットするウォッチド
ッグタイマ１７６である。ウォッチドッグタイマ１７６
は、また電源の振幅を測定し、ボート３．ビン２でマイ
クロプロセッサ１６０によって読まれ、システムの低電
源状態を警報する電源低下信号を供給する。

メモリ及びメモリ制御回路１６２及びアドレス制御及び
復号化回路１６６の詳細な回路構成は第９図に更に示さ
れる。コントロールプロセッサのメモリは、リードオン
リイメモリチップ（ＲＯＭ）２５０及びランダムアクセ
スメモリチップ（ＲＡＭ）２５２を有する。リードオン
リイメモリ２５０はコントロールプロセッサの動作プロ
グラムを格納する。ランダムアクセスメモリチップ２５
２は、入力チャンネル又は出力チャンネルの像、処理タ
スクで用いられる定数及び変数を格納するために用いら
れる。メモリは、８・−ビットバッファ２５４を介して
多重化アドレス／データバスＡ９−Ａ１２のラインによ
り、最初の８アドレス入力Ａ　１−Ａ８でアドレスされ
る。メモリ２５０及び２５２のアドレスラインＡ９−Ａ
１２は、アドレスバスボート０．ビン０−４の拡張され
たボートからのものである。リードオンリイメモリ２５
０のアドレスラインＡ１４は、マイクロプロセッサ１６
０のボート０．ビン５からのものである。メモリ２５０
及び２５２からのデータ出力Ｄｏ−７は、多重化アドレ
ス／データバスＡＤＯ−７に共通に接続される。メモリ
２５０の出力イネイブル入力＊ＯＥは、接地され、その
チップイネイブル入力ＣＥは、アドレス制御及び復号化
回路１６６の一部を構成するＯＲゲートの出力に接続さ
れる。

ランダムアクセスメモリチップ２５２に関して、チップ
イネイブル入力＊ＣＥ及び出力イネイブル入力＊ＯＥは
、それぞれアドレス制御及び復号化回路１６６の一部を
構成するＯＲゲート２６４及び２６６の出力に接続され
る。

メモリサイクルの間、データ選択信号＊ＤＳのロー論理
レベル及びデータ信号＊ＤＭのハイ論理レベルの一致を
復号化するインバータ２５８及びＯＲゲート２６２によ
ってＲＯＭ２５０から読み出される。所望のデータのア
ドレスは、アドレスラインＡＤＯ−７及びアドレスライ
ンＡ８−Ａ　１３に設定され、多重化アドレス／データ
ラインの信号は、交互選択信号＊ＡＳでバッファ２５２
に入力される。この動作は、ＲＯＭ２５０に、その入力
Ａｌ−Ａ１３のアドレスの内容を、マイクロプロセッサ
１６０によって読むことのできるパスラインＡＤＯ−７
に出力させる。

ランダムアクセスメモリ２５２は、ＯＲゲート２６０及
び２６４がデータ選択信号＊ＤＳのハイ論理レベル及び
データ信号＊ＤＭのロー論理レベルの一致を復号化した
とき、同様にして読み出される。更に、アドレスライン
Ａ１５からのイネイブル信号は、ＯＲゲート２６０の１
つの入力に加えられ、これによりＲＡＭ２５２にチップ
イネイブル信号を与える。ＲＡＭチップ２５２からの読
み出しデータに関し、ＯＲゲート２６６は、更にＯＲゲ
ート２６４から出力されるチップイネイブル信号及び読
み出し状態においてハイ論理レベルである読み出し／書
き込み信号Ｒ／＊Ｗの反転信号によって動作可能になる
。これは、ＲＡＭ２５２の出力を動作可能にするＯＲゲ
ート２６６からのロー論理レベル出力をつくる。これら
の信号があると、ＲＡＭチップ２５２は、アドレス位置
の内容をマイクロプロセッサ２００によって読むことの
できるデータバスＡＤＯ−ＡＤ７にロードする。

ＲＡＭチップ２５２の書き込み動作において、マイクロ
プロセッサ１６０は、先ず最初の８アドレスビットＡｌ
−Ａ３をバッファ２５４にラッチし、アドレスラインＡ
９−Ａ１２の残りのアドレスを選択する。これによりデ
ータはデータバスに供給され、読み出し／書き込み信号
Ｒ／＊Ｗをロー論理レベルに転移させ、＊ＤＳ及び＊Ｄ
Ｍ信号をＲＡＭを動作可能にするように供給する。これ
は、メモリ２５２にパスライン５ＤＯ−７のデータをア
ドレスされた位置に格納させる。

制御デコーダ２５６は、パスラインＡＤＯ−７を介する
マイクロプロセッサ１６０からのデータを制御レジスタ
に加えるかまたは制御バッファから読み出すかを可能に
する制御信号を発生する。

制御デコーダ２５６は、その出力ＹＯ−Ｙ７を解して制
御レジスタまたはバッファを選択する。特定のレジスタ
またはバッファの選択は、デコーダ２５６の入力Ａ、Ｂ
に供給されるアドレスラインＡ１４．Ａ１５によって決
定される。読み出し／書き込み信号Ｒ／＊Ｗは反転され
、デコーダ２５６のＣ入力に加えられ、低位の出力ＹＯ
−Ｙ３がデータバスラインＡＤＯ−７から読むバッファ
を制御することを可能にし、高位の出力Ｙ４−Ｙ７がデ
ータバスラインＡＤＯ−７からデータが書込まれるレジ
スタを制御することを可能にする。制御デコーダ２５６
は、そのイネイブル入力Ｇ１に加えられるアドレスライ
ンＡ１５のハイ論理レベルによって選択される。制御デ
コーダ２５６の選択及びメモリサイクルに関するそのタ
イミングは、それぞれデコーダのイネイブル入力＊Ｇ２
Ａ、＊Ｇ２Ｂに接続されるメモリタイミング信号＊ＤＳ
及び＊ＤＭによって制御される。

出力ＹＯは、バッファ２８４のイネイブル出力Ｇ１に接
続される。デコーダ２５６のＹＯ小出力らのロー論理レ
ベルは、バッファ２８４の入力Ａ１−Ａ６の論理レベル
をイネイブルにし、出力Ｙ１−Ｙ６に伝送し、それから
マイクロプロセッサ１６０によって読むことのできるア
ドレス／データバスラインＡＤＯ−７に伝送する。バッ
ファ２８４の入力Ａ２−Ａ６は、キーバッド２８６がそ
の５つのキーからデータをマイクロプロセッサ１６０に
入力することを可能にする。アドレスバッファ２８４に
対して、その入力のデータがマイクロプロセッサに読み
込めるように、アドレスラインＡ１３．Ａ１４はローに
保持される。Ｒ／＊Ｗ信号は、ハイ論理レベルに保持さ
れ、＊ＤＳ及び＊ＤＭ信号は、バッファ出力２８４から
のデータの読み出しに同期して固定される。同様に、Ｙ
ｌ及びＹ２出力は、多重化回路のレジスタからデータを
読み出すために用いられる読み出し信号＊Ｒ１及びＲ２
を発生する。

周辺装置を制御するためにレジスタに書き込まれたデー
タにおいて、デコーダ２５６の出力Ｙ４−Ｙ７が用いら
れる。レジスタ２７２の出力Ｑ１−Ｑ８は、２重変換回
路の制御信号となる。出力Ｑｌ−Ｑ８は接地及び参照電
圧の入力を制御する。

出力Ｑ３は、アナログディジタル変換器に対する最上位
ビット及び最下位ビットのロードを制御する。出力Ｑ４
は、比較器電源電圧を制御することによってアナログデ
ィジタル変換を動作可能にする。出力Ｑ５は、ＤＩＧＩ
ＴＡＬ　　ＵＯＴＰＵＴ信号Ｄ　ｏ信号色して用いられ
る。出力Ｑ６は、連続する近接したレジスタのストロー
ブである。出力Ｑ７は、アナログディジタル変換器クロ
ック信号ＡＤＣＬＫである。出力Ｑ８は、ディジタルア
ナログ変換器チップ選択信号ＤＡＣＣＳである。レジス
タ２７２は、制御デコーダ２５６がアドレスラインＡ１
３．Ａ１４及びＡ　１５１．：　２進数１０１を設定す
ることにより選択される。この場合において、読み出し
／書込み信号Ｒ／＊Ｗは、ロー論理レベルに保持され、
＊ＤＳ及び＊ＤＭ信号は、パスラインＡＤＯ−７のデー
タの供給に同期して変化する。

他の制御レジスタ２７６は同様に動作し、デコーダ２５
６のＹ６出力によって制御される。アドレスラインＡＤ
２−７からのデータは、クロックが生じたときラッチ２
７６のＱ３−Ｑ８出力にラッチされる。アドレスライン
ＡＤＯ及びＡＤｌのデータは、インバータ２９０による
出力の反転のためにデコーダ２５６のＹ６出力の立ち下
がり部の同じ出力と共に他のレジスタ２７０に入力され
る。レジスタ２７０のＱ１出力は、故障リレーを制御す
るＦＡＵＬＴ信号である。ラッチ２７０の出力Ｑ２は、
通信回路１７４にＤＡＴＡ　　ＥＮＡＢＬＥ信号ＤＥを
供給する。ラッチ２７６の出力Ｑ３−Ｑ５は、故障の点
灯または消滅、送信、及びＬＥＤ２８２，２８０を受信
する。ラッチ２７６の出力Ｑ６は、ウォッチドッグ回路
リセット信号ＷＤを発生する。ラッチ２７６の出力Ｑ７
及びＱ８は、ＬＣＤのためのイネイブル信号Ｒ３及びＲ
／Ｗを発生する。

第１０図に２重変換回路１６４の詳細が示される。２重
変換回路は、マイクロプロセッサ１６０から供給される
制御信号に従ってアナログディジタル変換器またはディ
ジタルアナログ変換器を与える。２重変換器は、基本的
にはディジタルアナログ変換器３１２及び連続する近接
したレジスタ３１４からなる。ディジタ値からアナログ
信号への変換をする場合、ディジタル信号は、ＤＩＧＩ
ＴＡＬ　　０ＵＴＰＵＴ信号Ｄｏｕｔとしてマイクロプ
ロセッサ１６０からシリアルに出力され、レジスタ３１
４にシフトされる。その後、ディジタルアナログ変換器
３１２により、ディジタル値を変換器にストローブする
ことによって変換し、ＡＮＡＬＯＧ　　０ＵＴＰＵＴ信
号Ａ　ｏｕｔとして出力する。アナログディジタ変換に
関して、アナログ信号は、ＡＮＡＬＯＧ　　ＩＮＰＵＴ
信号Ａｉｎとして比較器３０２に入力され、連続的に近
接され、レジスタ３１４にシフトされる。変換が実行さ
れると、ディジタル数はＤＩＧＩＴＡＬ　　ＩＮ信号Ｄ
ｉｎとしてレジスタ３１４からマイクロプロセッサ１６
０にシリアルにシフトされる。

２重変換器のアナログディジタル変換を、更に詳細に説
明する。ＡＮＡＬＯＧ　　ＩＮ信号Ａｊｎは、端子３０
０から比較器３０２の非反転端子に入力される。キャパ
シタ３０４は、アナログ信号を平滑化し、ツェナーダイ
オード３０６は、入力信号ラインの電圧保護を与える。

アナログ信号の選択は、変換した１７の入力チャンネル
の１つを選択する多重化回路による。比較器３０２は、
端子Ａｏｕｔでアナログ出力信号Ａ　ｏｕｔに接続され
る反転入力を有する。ツェナーダイオード３１．０は、
比較器３０２の反転入力の電圧保護を与える。比較器３
０２の出力は、ライン３０８の出力電圧Ａｏｕｔが端子
３００の出力電圧より大きいかまたは小さいかを示す論
理レベル信号である。ライン３０８のアナログ出力電圧
は、レジスタ３１４を有スるマイクロプロセッサ１６０
によって制御されるＤ／Ａ変換器３１２から現れる。増
幅器３０５゜３０７は、変換器３１２からの電流を、調
整され、レベルシフトされた電圧Ａｏｕに変換されるよ
うに構成される。

マイクロプロセッサ１６０は、ディジタルクロック信号
＊ＡＤＣＬＫを、出力がレジスタ３１４のＣＬ、　Ｋ入
力に接続された光結合バッファ３１６に供給される。マ
イクロプロセッサ１６０は、その入力に接続された信号
５ＲＡＳを有し、出力がレジスタ３１４のストローブ入
力ＳＴＢに接続された光結合バッファ３］８を介してレ
ジスタ３１４にシリアルビットをストローブする。マイ
クロプロセッサ１６０は、その出力がマイクロプロセッ
サのＤＩＧＩＴＡＬ　　ＩＮＰＵＴ信号Ｄｉｎに結合さ
れたに光結合バッファ３２０を介してレジスタ３１４の
出力ＤＯからシリアルビットを読み出す。マイクロプロ
セッサ１６０は、ディジタル信号Ｄ　ｏｕｔをバッファ
の入力に供給し、その出力をレジスタ３１４の入力Ｄｉ
ｎに接続することによって、光結合バッファ３２２を介
してシリアルディジタル信号を連続する近接レジスタ３
２２に出力する。

アナログディジタル変換サイクルは、論理信号＊ＡＤＥ
Ｍを有する光結合バッファ３２３を介して比較器３０２
をイネイブルすることによって開始される。＊ＡＤＥＭ
論理信号は、抵抗３２６から接地を取り除き、キャパシ
タ３０２に抵抗３２８．３３０を介して電源＋Ｖを給電
する。変換サイクルは、５ＡＲＳ信号をレジスタ３１４
にストローブするＤ　ｏｕｔ信号を介してスタートビッ
トを連続近似レジスタ３］−４に供給することにょっ続
けられる。そのビットは＊ＡＤＣＬＫ信号からの２つの
クロック信号によって２つの場所にシフトされ、ディジ
タルアナログア変換器３１２の最上位ビットをセットす
る。ここにおいて、ディジタルアナログア変換器３１２
の残りの全ての下位ビットは零である。

ディジタルアナログア変換器３１２は、端子３０８のビ
ットを表わすアナログ信号を与える。比較器３０２は、
ディジタルアナログア変換器からの３０８の電圧と端子
３００のアナログ入力信号を比較する。出力よりも入力
信号が高いと、このアナログ信号は変換レンジの上半分
にあり、これはＤ　ｏｕｔ信号を介して出力され、連続
近似レジスタ３１４に供給される。１クロック周期遅延
は、レジスタ３１４で作られ、１クロツク後デ一タ出力
信号ＤＯはデータ入力信号ＤＩＮは等しくなる。

このビットは、光結合バッファ３２０を介して、アナロ
グディジタル変換の第１のビットとしてマイクロプロセ
ッサ２００に読み込まれる。その後、マイクロプロセッ
サは、各ビットに関して、４０ビツトのそれぞれを通り
、出力信号がアナログディジタル変換の出力より上か下
かの決定を行う。

ディジタルアナログ変換器３１２は、入力がディジタル
アナログ変換チップ選択信号ＤＡＣＣ３である光結合バ
ッファ３２６を通って変換が選択される。バッファ３２
６の出力は、チ・ツブ選択入力＊Ｃ８及び読み出し／書
き込み入力＊ＲＷに供給される。ロー論理レベル信号は
、変換のためのチップを選択し、読み出し／書き込み信
号は、レジスタ３１４からの入力データの読み出しまた
は変換されたデータの＋Ｉ　ｏｕｔ及び−Ｉ　ｏｕｔへ
の書き込みのために用いられる。変換器３１２のノ１イ
またはローバイトは、アドレス入力ＡＯ及びＡ１によっ
て選択される。コード変換ＮＡＮＤゲート３２８’、３
３０及び３３２は、光結合バ・ノファ３３４への結合に
よって、最上位バイトまたは最下位バイトを選択する。

バッファ３１６の出力は、またＮＡＮＤゲート３３０及
び３３２に供給され、クロック信号＊ＡＤＣＬＫのロー
論理レベル和にイネイブル信号を与える。ローバイト選
択信号ＤＡＣＬＳＢがロー論理レベルであると、ＮＡＮ
Ｄゲート３２８の出力はロー論理レベルであり、ＮＡＮ
Ｄゲート３３０はイネイブルにされ、最上位ビットを選
択する。逆に、ゲート３３２はデセエイブルとなり、イ
ネイブル信号を最下位バイトアドレス入力ＡＯに供給し
ない。選択信号ＤＡＣＬＳＢが、ハイ論理レベルを伝送
するとき、光結合バッファ３３４の出力を接地に引っ張
りゲート３３２をイネイブルにし、ゲート３３０をデセ
エイブルにす乞。この動作は、Ｄ／Ａ変換器３１２の最
下位バイトアドレスを選択し、下位バイトのロードを許
可する。

電源のドリフト調整を可能にするために、２重変換回路
は５分毎に参照電圧Ｖ　ｒｅｆ’及び接地電圧を測定す
る。この測定は、２重変換器が入力モジュールにおいて
Ａ／Ｄ変換器として用いられるか、出力モジュール内に
おいてＤ／Ａ変換器として用いられるかによって実行さ
れる。参照電圧Ｖ　ｒｅｒは、Ｄ／Ａ変換器３１２の参
照入力に接続され、更に、光結合固体スイッチ３３６を
介してアナログ入力端子３００に接続される。アナログ
接地端子は、同様に、光結合固体スイッチ３３８を介し
てアナログ入力端子３００に接続される。このようにし
て、２重変換器は、これらのアナログ信号をマイクロプ
ロセッサ１６０のメモリに入力及び格納することのでき
るディジタル数に変換するアナログディジタル変換能力
を用いることができる。

ドリフトの計算は、モジュールが入力モジュールか出力
モジュールかによって達成される。

スイッチ３３６は、ドリフト調整信号ＤＦＴＡＤＪ及び
信号Ｖｒｅｆ　■Ｈの参照電圧によって制御される。同
様に、固体スイッチ３３８は、ドリフト調整信号ＤＦＴ
　　ＡＤＪ及びアナログ接地入力信号Ａｇｎｄ　　ＩＮ
によって制御される。ＤＦＴＡＤＪ信号のハイ論理レベ
ルとＶｒｅｒｌＮ信号のロー論理レベルの組み合わせは
、スイッチ３３６を閉じ、参照電圧のアナログディジタ
ル変換を許可する。ＤＦＴ　　ＡＤＪ信号のハイ論理レ
ベルとＡｇｎｄ　　ＩＮ信号のロー論理レベルは、スイ
ッチ３３８を閉じ、接地電圧レベルのアナログディジタ
ル変換を許可する。

１つの入力モジュールに関する入力回路及び多電化回路
の詳細を第１１図及び第１２図を参照して更に説明する
。第１１図及び第１２図に示すように、入力モジュール
は、それぞれ２つのアナログ入力ｌＮ−１６（”）　、
ｌＮ−１６（−）　　３つの出力ＣＣ１，−１６、ＡＰ
Ｏ３ＳＡＮＥＧ及び２つのイネイブル信号入力ＢＡＮＫ
Ｉ−４及びＤＥＶｌ−４を有する１６の構成可能な入力
回路３５０３８０を有している。各回路は、センサ、ト
ランスジューサ、送信機、接点等からのパラメータ値を
受信するために用いられる。回路の構成にかかわらず、
パラメータ値は、ＡＰＯ３，ＡＮＥＧ出力からアナログ
電圧として、またはＣＣ出力から論理レベル（ＨＩ　Ｇ
Ｈ，ＬＯＷ）として出力される。特定の入力回路の選択
は、回路の２つのイネイブル入力のイネイブル信号の一
致によって行われる。各入力ＣＣｌ−１６は、コントロ
ールプロセッサによってパラレルに直接読むことができ
る。

第１２図において、入力回路とコントロールプロセッサ
のインタフェースをする多重化回路は、各信号ＣＣｌ−
１６の入力を制御する部分と、ＡＰＯ３，ＡＮＥＧ入力
からのアナログ信号の入力を制御する部分の２つの部分
を有している。各入力部分は、２つの８ビツトデイジタ
ルラツチ３８２．３８３を有している。ここで、ラッチ
３８２の入力Ｄ　１−Ｄ８は、入力回路３５０−３６４
の出力ＣＣ１−ＣＣ８に接続され１、ラッチ３８４の入
力Ｄ　１−Ｄ８は、入力回路３６６−３８０の出力ＣＣ
９−ＣＣ１６に接続される。各入力ＣＣ１−ＣＣ１６は
、抵抗グループ３８６．３８８の各抵抗によってそれぞ
れプルアップされる。ラッチ３８２．３８４の出力ＱＯ
−Ｑ８は、コントロールプロセッサのアドレス／データ
バスＡＤＯ−７に接続される。ラッチ３８２の出力イネ
イブル信号＊ＯＥ及びクロック入力ＣＬＫは、アドレス
制御及び復号化回路の読み出し信号＊Ｒ］に共通に接続
される。ラッチ３８４の出力イネイブル信号＊ＯＥ及び
クロック入力ＣＬＫは、アドレス制御及び復号化回路の
読み出し信号＊Ｒ２に共通に接続される。

コントロールプロセッサは、ラッチ３２８をアドレスす
ることにより、読み出しメモリに同意することにより、
信号ＣＣ１，−ＣＣ１６の論理レベルの読み出しを開始
する。この動作は、アドレス制御及び復号化回路から読
み出し個別レジスタ］信号＊Ｒ１を発生させる。＊Ｒ倍
信号ラッチ３８２に供給されると、入力回路３５０−３
６４からのＣＣｌ−Ｃ８論理レベルは、装置のＱ　１−
０８出力にラッチされ、マイクロプロセッサ１６０によ
って読むことのできるパスラインＡＤＯ−ＡＤ７に同意
し、これによって個々の入力の第１のバイトを入力する
。個々の入力の第２のバイトも、マイクロプロセッサ２
００がラッチ３８４をアドレスし、その位置に関してメ
モリ読み出し信号を発生することによって読み出される
。アドレス符号化及び制御回路からの信号＊Ｒ１は、ラ
ッチに、入力回路からの信号ＣＣ９−ＣＣ１６の論理レ
ベルを、マイクロプロセッサ１６０のメモリに読み込む
ことのできるデータバスＡＤＯ−７に転送する。

多重化回路のアナログ信号選択部は、８ビツトラツチ３
９０及び４ビツト制御デコーダ３９２．３９４を有する
。ラッチ３９０は、パスラインＡＤＯ−ＡＤ７に接続さ
れた入力Ｄ　１−Ｄ８及びアドレスラインＡ、Ｂに接続
された（Ｑ６−０８は接続されない）出力Ｑｌ−Ｑ５及
びデコーダ３９２．３９４のイネイブル入力＊Ｇを有す
る。出力Ｑ１、Ｑ２は、デコーダ３２９のイネイブル入
力Ａ、Ｂにそれぞれ接続され、出力Ｑ３、Ｑ４は、デコ
ーダ３９４の入力Ａ、Ｈにそれぞれ接続される。出力Ｑ
５は、両デコーダのイネイブル入力＊Ｇに共通に接続さ
れる。デコーダ３９２は、入力Ａ、Ｂの２ビツトを選択
信号ＤＥＶＩ−４にそれぞれ対応する４つの出力ＹＯ−
Ｙ３の１つに変換する。デコーダ３９４は、入力ＡＳＢ
の２ビツトを選択信号ＢＡＮＫＩ−４にそれぞれ対応す
る４つの出力ＹＯ−Ｙ３の１つに変換し、その後インバ
ータ３９６−４０２によって反転する。ラッチの出力イ
ネイブル入力＊ＯＥは、接地されることによってイネイ
ブルになり、装置のクロック入力ＣＬＫは書き込みＡ／
Ｄチャンネル信号＊Ｗ１に接続される。

コントロールプロセッサがアナログ入力の１つの値を読
み出したいときは、ラッチ３９０のためにメモリ領域内
にマツプされたメモリ位置をアドレスし、書き込みサイ
クルを開始する。所望の入力回路に対応するチャンネル
アドレスは、マイクロプロセッサ１６０からデータバス
ＡＤＯ−ＡＤ７に出力される。アドレス符号化及び制御
回路は、メモリアドレス信号を符号化し、チャンネルア
ドレスをデータバスラインＡＤＯ−７からラッチ３９０
ヘクロツクする書込みＡ／Ｄチャンネル信号＊Ｗへ信号
を書き込む。チャンネルアドレスは、１６のチャンネル
の１つを選択した４ビツト２進数及びイネイブルビット
である。この５ビツトは出力Ｑｌ−０５であり、対のイ
ネイブル選択信号に復号化される。デコーダ３９４は、
信号ＢＡＮＫ１−４の１つによって４つの入力回路の１
つのバンクがイネイブルされ、デコーダ３９２は、信号
ＤＥＶＩ−４の１つによってイネイブルされた４つの内
の１つを選択する。この装置は、マイクロプロセッサ１
６０が制御してその結果を入力する２重変換器にアナロ
グ入力を供給する。このサイクルは、１６チヤンネンル
の全てからの値が読み出され、変換され、格納されるま
で続けられ、これが繰り返される。

入力回路がディジタル信号のみを読むことが明らかであ
ると、要素３８２．３８４．３８６及び３８８は多重化
回路に取り付けることが必要である。入力回路がディジ
タル及びアナログ信号を読むものであると（一般的適用
）、両タイプの信号はアナログディジタル変換器で変換
され、直接読み出し回路は用いられない。後者の場合、
回路に関して要素３９０．３９２及び３９４のみが取り
付けられる。

第１３図は、入力回路の詳細図であり、電圧、電流、接
点閉成またはＴＴＬ入力を受入する回路の構成が示され
る。端子４２２及び４２４における入力は、ＩＮｘ＋、
ｌＮｘ−が付されている。

端子４２２と電源電圧＋Ｖとの間に、ジャンパー線ＪＣ
によって電流制限抵抗４０４が接続される。

２つの端子４２２と４２４たの間に、ジャンパー線ＪＡ
によって抵抗４０６が直列に接続される。

端子４２４は、ジャンパー線ＪＤを介して接地される。

また、抵抗４０８がジャンパー線ＪＢによって端子４２
２と４２４との間に接続される。

抵抗４１６及びキャパシタ４８１を有するフィルタが、
高周波ノイズを除去するために端子４２２と端子４２４
との間に設けられる。ツェナーダイオード４２０は、電
圧保護のために２つの端子の間に接続される。２つの入
力端子は、他のスイッチ接点が出力端子４２５．４２７
からアナログ信号ＡＰＯ３及びＡＮＥＧとして出力する
固体スイッチ４２８及び４３０のスイッチ接点に接続さ
れる。固体スイッチ４７８．４３０の制御端子はＮＡＮ
Ｄゲート４２６の出力によって駆動される。

ＮＡＮＤゲート４２６の出力は、イネイブル信号ＤＥＶ
ｘ及びＢＡＮＫｘが一致したときスイッチ４２８及び４
３０を閉じる。

ディジタル接点閉成入力のために、ＬＥＤ及びＮＰＮオ
ープンコレクタトランジスタ４１２を有する光学的に結
合されたバッファ４１４が設けられる。ＬＥＤ４１０の
アノードは、ジャンパ線ＪＢを介して端子４２２に接続
される。トランジスタ４１２のコレクタは、エミッタが
接地されている間、接点閉成信号ＣＣｘを発生する。

この回路の入力のためのオプションは、電圧、電流、接
点開成、またはＴＴＬ互換回路のためのものである。も
し、入力回路がディジタル信号だけを受信するものであ
ると、要素４０４及び４１４はこの回路において排他的
に取り付けられる。

この例において、ＴＴＬ入力の場合、ジャンパー線ＪＣ
及びＪＤは開にされる。接点閉成入力の場合、ジャンパ
ー線ＪＣ及びＪＤが取り付けられる。

もし、回路の入力信号がアナログ及びディジタル信号の
場合（通常の適用）、全ての回路が存在する。第１４図
の表図に示されるジャンパー線の配列によって、通常の
構成の場合、特別の入力が、選択信号によってイネイブ
ルになったとき、アナログ信号ＡＰＯ３，ＡＮＥＧを生
成する。

１つの出力モジュールの出力回路及び復多重化回路の詳
細が、第１５図及び第１６図に示される。

この図は、出力モジュールが、好ましくは、それぞれが
１つのアナログ入力Ａｏｕｔ　、　１つのイネイブル入
力ＤＥＶＩ−１６及び２つの出力０ＵＴＩ−１６（＋）
　、０ＵＴＩ−１６（−）を有する１６の構成可能な出
力回路４５０−４８０を有することを示している。入力
Ａ　ｏｕｔは、対応する入力チャンネルの出力モジュー
ルからの伝送されるアナログディジタル変換された後の
パラメータ値である。このパラメータ値は、特定のチャ
ンネルがイネイブルになったとき、出力端子対ＯＵＴ　
１−１．６　（＋）　、０ＵＴＩ−１６，（−）の１つ
から構成可能なフォーマットで出力される。出力信号の
フォーマットは、出力回路の構成にもとづく。復多重化
回路は、出力のために用いられる選択されたチャンネル
にイネイブル信号ＤＥＶＩ−ＤＥＶ１６を発生する。

第１６図において、復多重化回路は、データバスライン
ＡＤＯ−７に接続されて入力Ｄ　１−Ｄ８を有するクロ
ックに同期した８ビツトのラッチ４８２を含む。出力Ｑ
ｌ−Ｑ５　（Ｑ６−Ｑ８は接続されていない）は、光結
合バッファ４８４．４８６．４８８．４９０及び４９２
のＬＥＤをそれぞれ駆動する。ラッチ４８２の出力イネ
イブル入力＊ＯＥは、クロック信号が与えられる出力を
介してクロックが与えられるラッチ４８２の入力を許可
することによって接地に保持される。ラッチ４８２のク
ロック入力ＣＬＫは、アドレス制御及び復号化回路から
書き込み出力チャンネルアドレス信号に接続される。

復多重化回路は、更に、それぞれ光出力Ｘ〇−７を有す
るデコーダ４９４．４９６を含む。デコーダ４９４の出
力は、デコーダ４９６の出力が装置イネイブル信号ＤＥ
Ｖ９−ＤＥＶ１６を発生している間、装置イネイブル信
号ＤＥＶＩ−ＤＥＶ８を発生する。各出力は、抵抗群４
９８．５００の個々の抵抗によってそれぞれプルアップ
される。

デコーダ４９４．４９６のアドレス入力Ａ、Ｂ。

Ｃは、光結合バッファのＮＰＮフォトトランジスタのコ
レクタに結合される。

デコーダ４９４．４９６のイネイブル入力Ｘは、それぞ
れ正のイネイブル電圧＋Ｖに接続される。

デコーダ４９４．４９６のクロック入力ＩＮＨは、ＮＡ
ＮＤゲート５０２．５０４の出力にそれぞれ接続される
。ＮＡＮＤゲート５０２の入力は、バッファ４９０のＮ
ＰＮフォトトランジスタの出力及びＮＡＮＤゲート５０
６の出力となる。ＮＡＮＤゲート５０４の入力は、バッ
ファ４９０．４９２のＮＰＮフォトトランジスタの出力
となる。ＮＡＮＤゲート５０６の両入力は、バッファ４
９２のＮＰＮフォトトランジスタの出力に接続される。

１つの出力回路からのパラメータ値の出力において、マ
イクロプロセッサ１６０は、始めに二重変換器からディ
ジタルパラメータ値を送出する。

二重変換器は、ディジタル値をパラメータ値を表わすア
ナログ電圧値に変換するディジタルアナログ変換を実行
する。この値は信号Ａ　ｏｕｔとして出力される。Ａ　
ｏｕｔ値が確立され、全ての１６の出力回路の入力に供
給された後、マイクロプロセッサ１６０は、出力すべき
チャンネルを選択する。

マイクロプロセッサ１６０は、選択された出力回路のチ
ャンネルアドレスをデータバスに書き込む書き込みサイ
クルを開始する。レジスタ４８２のアドレスを表わすメ
モリアドレスは、メモリ書き込み信号と同時にアドレス
制御及び復号化回路に供給される。アドレス制御及び復
号化回路は、これらの信号から書き込み出力チャンネル
信号＊Ｗ１を発生する。信号＊Ｗ１の発生は、データバ
スＡＤＯ−ＡＤ７のチャンネルアドレスをラッチ４８２
にラッチし、選択信号ＤＥＶＩ−１６に復号化する。

出力回路の１つの回路の詳細が第１７図に示される。出
力回路は、標準化電圧入力からの電圧、電流、接点閉成
またはＴＬＬ互換可能な出力を供給する異なる回路にジ
ャンパ線で接続される構成可能な回路である。電圧入力
は、二重変換回路からアナログ電圧Ａ　ｏｕｔとして供
給される。Ａ　ｏｕｔ信号は、選択信号ＤＥＶｘによっ
て動作する固体スイッチ５０８の１つの端子に供給され
る。アナログ信号は、演算増幅器５１４の非反転入力に
入力される前に入力されるキャパシタ５１０及び抵抗５
１２によってサンプルホールドされる。演算増幅器５コ
４の反転入力は、抵抗５２２及びジャンパー線ＪＡを介
して接地される。また、演算増幅器５１４の反転入力は
、ジャンパー線ＪＢを介して出力端子０ＵＴ−に接続さ
れる。増幅器５１４の出力は、ダーリントンＮＰＮトラ
ンジスタ対５２４のベース接合に接続される抵抗５１８
及び５２０を含む抵抗装置に与えられる。トランジスタ
対５２４のコレクタは、演算増幅器５２３の非反転入力
に接続され、エミッタは抵抗５２２を介して接地される
。演算増幅器５２３の出力は、抵抗５］６及びジャンパ
ー線ＪＣを介して出力端子ＯＵＴ＋に接続される。

出力端子ＯＵＴ＋と０ＵＴ−との間に、更にダーリント
ントランジスタ対の第２の増幅器を形成するＮＰＮトラ
ンジスタが接続される。トランジスタ対の第１、のトラ
ンジスタは、ＬＥＤ５３０を有する光結合バッファ５２
９の一部を形成するＮＰＮ）ランジスタ５２３である。

Ｌ　Ｅ　Ｄ　５３０は、出力端子ＯＵＴ＋と出力端子０
ＵＴ−との間にジャンパー線ＪＥを介して接続される。

トランジスタ５２３のエミッタは、トランジスタ５３６
のベースに接続され、この点と出力端子０ＵＴ−との間
に接続されたバイアス抵抗５３４を有する。ジャンパー
線ＪＨは、抵抗５３４に並列に接続される。第１８図に
表で示されるようなジャンパー線の構成によって、出力
回路は、電圧、電流、接点閉成またはＴＬＬ互換可能な
信号を形成する。

入力モジュールのメインプログラムは第１９図のフロー
チャートにおいて更に詳細が示される。

入力モジュールの開始において、プログラムは、最初に
ブロックＡＩＯで、Ｉ１０ポート及びマイクロプロセッ
サ１６０の割り込みが初期化される。

次に、ブロックＡ１２で、プログラムが制御するタスク
が初期化され、自己診断ルーチンが実行される。その後
、ブロックＡ１４で、入力モジュールの全ての通常タス
クを含む演算ループが申し込まれる。一般に、これらの
タスクは、アナログ入力のディジタル値への変換、メモ
リのディジタル値の更新、更新値の表示及びディジタル
値の対応する出力モジュールへの通信を含む。メインプ
ログラムで割り込みが同時実行され、入力モジュールは
第２０図に詳述されるタイマルーチンを有する。サブル
ーチンは、タイマ割り込みによって２５０マイクロ秒ご
とに呼び出され、この点で第１９図のメインプログラム
から出る。それが終了すると、システムはブロックＡ１
４で、その出た点において、続くループを開始する。

サブルーチンがする最初のものは、ブロックＡ１６て、
システムレジスタの内容をスタックに押出すことにより
システム構成を確保することである。次に、ブロックＡ
１８で、電源の状態を、低電源信号を読むことによって
マイクロプロセッサ１６０によりチェックされる。その
後、ブロックＡ２０で、複数のタイマは加算計数によっ
て更新される。これは、割り込みサブルーチンを通過す
る間、各カウンタにほぼミリ秒加算する。ブロックＡ２
２において、入力スイッチは、どんな行動及び結果を確
保するかの決定をチェックする。ウォッチドッグタイマ
はブロックＡ２４でリセットされ、入力モジュールを動
作状態に維持する。システムレジスタの内容は、ブロッ
クＡ１４でボリングループタスクに戻る前に、タスクを
消され、ブロックＡ２６でシステム構成が再格納される
。

出力モジュールのメインプログラムは、更に第２１図に
システムフローチャートで示される。出力モジュールの
動作開始において、最初に、ブロックＢＩＯで、プログ
ラムはＩ１０ポート及びマイクロプロセッサ１６０の割
り込みを初期化する。

次に、ブロックＢ１２で、プログラムが制御するタスク
が初期化され、自己診断ルーチンが実行される。その後
、ブロックＢ１４で、出力モジュールの全ての通常タス
クを含む演算ループが申し込まれる。一般に、これらの
タスクは、ディジタル値を標準化されたアナログ信号へ
の変換、アナログ信号の訂正出力回路への出力、受信し
た値の表示及び対応する入力モジュールからのディジタ
ル値の通信の受信を含む。メインプログラムで割り込み
が同時実行され、出力モジュールは第２２図に詳述され
るタイマルーチンを有する。サブルーチンは、タイマ割
り込みによってマイクロ秒ごとに呼び出され、この点で
第２１図のメインプログラムから出る。それが終了する
と、システムはブロックＢ１４で、その出た点において
、続くループを開始する。

サブルーチンがする最初のものは、ブロックＢ１６で、
システムレジスタの内容をスタックに押出すことにより
システム構成を確保することである。次に、ブロックＢ
１ｇで、電源の状態を、低電源信号を読むことによって
マイクロプロセッサ１６０によりチェックされる。その
後、ブロックＢ２０で、複数のタイマは加算計数によっ
て更新される。これは、割り込みサブルーチンを通過す
る間、各カウンタにほぼミリ秒加算する。ブロックＢ２
２において、出力スイッチは、どんな行動及び結果を確
保するかの決定をチェックする。ウォッチドッグタイマ
はブロックＢ２４でリセットされ、出力モジュールを動
作状態に維持する。システムレジスタの内容は、ブロッ
クＢ１４でポーリングループタスクに戻る前に、タクク
を消され、ブロックＢ２６でシステム構成が再格納され
る。

第２３図及び第１９−２２図のプログラムフローチャー
トを参照して、このシステムの動作は以下のようになる
。通常、システムは通信モードに有り、ここで、入力チ
ャンネルパラメータは、個々のチャンネルの多重化によ
って変換され、入力モジュールに格納される。コントロ
ールプロセッサは、チャンネルブロックＡ１００、Ａｌ
Ｏ２を選択し、それをブロックＡｌＯ４に変換し、それ
をドリフトブロックＡ１０６のために訂正し、それをチ
ャンネルブロックＡｌＯ３のために調整範囲の比率に変
換し、その後この値を格納する。セコンドロールプロセ
ッサが入力モジュールの１６チヤンネルの全てを通ると
、値の像は更新され、周期的変換処理が繰り返される。

変換処理のタイミングは、メインルーチンがタイムアウ
トのチェックを許可するタイマをセット及びクリアする
タイマルーチンによって達成され、正しい時間に訂正制
御信号を与える。

リンク１０上のイメージデータの通信は、タイマを基礎
に同様に実行される。入力モジュールは、メインルーチ
ンの初期化部分が実行されるとき、構成ファイルを読み
、リンクマスクであるか否かを決定するリンクマスクで
あると、変数がセットされ、各入力モジュールメインプ
ログラム内に構築されたポーリングソフトウェアをイネ
イブルにする。ポーリングコマンドが、いくつかのポー
リング時間にもとづく通信回路を有するリンクマスクか
ら出力される。リンクマスクによる準備完了メツセージ
の受信は、現在ある動作をしているこれらのモジュール
のポーリングシーケンスを変更する割り込み基準を達成
する。

入力モジュールが通信する許可を有するとき、それは通
信タイマのセット及び通信サブルーチンにもとづくデー
タメツセージ上の起動メツセージを生成する。通信サブ
ルーチンは、イメージデータをデータメツセージのシス
テムフォーマットに変換し、システムプロトコルブロッ
クＡ１１０、Ａ１１２でデータメツセージを出力する。

出力モジュールは、またリンク上で、バッファ内に受信
される非同期キャラクタを格納するために割り込み駆動
され、メインループでそれらを処理する。出力モジュー
ルの通信サブルーチンは、またその関連する出力モジュ
ールの起動メツセージに応答する出力を駆動するタイマ
を有する。リンクを介して受信したデータメツセージは
、エラーがチェックされ、ブロックＡ１１２、Ａ１１４
で、範囲フォーマットの比率における出力イメージデー
タに復号化される。

出力モジュールは、メインループの一部として動作し、
出力イメージデータを処理し、それを出力チャンネル及
びタイマ基準に分配するディジタルアナログ変換ルーチ
ンを有している。周期的にチャンネルは選択され、調整
データから生のブタに変換された割合データは、そのチ
ャンネル、ブロックＡ１１６のために格納され、ブロッ
クＡ１１８に格納された訂正要素によって出力ドリフト
のための訂正が行われる。このディジタルデー夕は、出
力回路ブロックＡ１２２、Ａ１２４に出力されるまえに
、アナログ電圧ブロックに変換される。

入力及び出力モジュールのメインプログラムは、またス
イッチ設定の状態を再検査するチェックスイッチサブル
ーチンを含む。このサブルーチンは、選択キーの状態に
対応して、モジュールを、通信モードから他のいずれか
のモードに切換える。このスイッチは、割り込みサブル
ーチンの間に読み込まれ、それらの状態はこのルーチン
で処理するために格納される。

各モジュールのメインルーチンは、更にタイマを基礎に
ＬＥＤ表示器を更新する表示すブルーチンを含む。サブ
ルーチンが出力する表示は、モジュールのモード及び異
なる操作キーの状態によって決定される。

この発明の好ましい実施例を示し、のべたが、当業者に
とって、特許請求の範囲で明らかにしたこの発明の範囲
にしたがって、種々の変形例が構成できるのは明らかで
ある。

〔発明の効果〕

以上説明したようにこの発明によれば、正確で、しかも
構成が簡単で安価な、アナログ及び個別の信号のための
多点通信システムを提供することができる。

【図面の簡単な説明】

第１図はこの発明にしたがって構成されたパラメータ値
通信システムのシステムブロック図、第２図は第１図に
示したシステムの通信プロトコルのタイミング図、第３
図は第２図に示したプロトコルの制御キャラクタを示す
表図、第４図は１つの点から他の点へのアナログパラメ
ータ値の伝送を示す図、第５図は第１図に示したシステ
ムの入力及び出力モジュールのオペレータインタフェー
スを示す図、第６図は第１図に示した通信システムの入
力モジュールの詳細ブロック図、第７図は第１図に示し
た通信システムの出力モジュールの詳細ブロック図、第
８図は第１図に示した通信システムの入力または出力モ
ジュールの制御プロセッサの詳細ブロック図、第９図は
第８図に示したアドレス制御デコーダ回路の詳細を示す
回路図、第１０図は第８図に示した二重変換器の詳細を
示す回路図、第１１図は第６図に示した入力モジュール
の入力回路の詳細を示すブロック図、第１２図は第６図
に示した入力モジュールの多重化回路の詳細を示すブロ
ック図、第１３図は第１１図に示した入力回路の１つの
詳細を示す回路図、第１４図は第１３図に示した入力回
路の異なる構成に関してジャンパ接続を示す表図、第１
５図は第７図に示した出力モジュールの出力回路の詳細
を示すブロック図、第１６図は第７図に示した出力モジ
ュールの復多重化回路の詳細を示すブロック図、第１７
図は第１５図に示した出力回路の１つの詳細を示す回路
図、第１８図は第１７図に示した出力回路の異なる構成
に関してジャンパー接続を示す表図、第１９図は第６図
に示した入力モジュールのメインサブルーチンの詳細を
示すフローチャート、第２０図は第６図に示した入力モ
ジュールの割り込みルーチンの詳細を示すフローチャー
ト、第２１図は第７図に示した出力モジュールのメイン
サブルーチンの詳細を示すフローチャート、第２２図は
第７図に示した出力モジュールの割り込みルーチンの詳
細を示すフローチャート、第２３図は入力から出力への
アナログパラメータ値の変換及び通信を示すフローチャ
ートである。 ８・・・パラメータ値変換及び通信システム、１゜・・
・通信リンク、２０．２６・・・入力モジュール、２２
．２４・・・出力モジュール。 くｐ伜代→〇−ロ 田Ｒもｌｌ−仕会０−Ｐ 第２１図 第２２図 第２３図 手続補正書 （方式） ％式％ 補正をする者 レーテッド ４゜ 代 理 人 （〒１０４）東京都中央区銀座２丁目１１番２号５゜ 補正命令の日付 平成２年８月１３日 （発送臼　平成２年８月２８日） ６、補正の対象 明細書の特許請求の範囲の項目 ７゜ 補正の内容

Claims (29)

【特許請求の範囲】
1. （１）通信リンクと、 複数の通信モジュールの中で通信リンクを介してデータ
   を伝送する多点通信システムであって、前記通信リンク
   に接続された複数の入力モジュールと、 前記通信リンクに接続された複数の出力モジュールと を具備し、 前記各入力モジュールは対応する出力モジュールと通信
   し、 プロトコルにしたがって前記通信リンクの通信を制御す
   ることにより前記モジュールの１つはすべてのモジュー
   ル対と通信する多点通信システム。
2. （２）前記入力モジュールは、 それぞれアナログ信号源に接続され、関連するチャンネ
   ル信号を発生する複数の入力回路と、複数のチャンネル
   信号の１つを選択する多重化回路と、 選択したチャンネル信号を関連するチャンネル信号が示
   すディジタル値に変換するアナログディジタル変換回路
   と、 前記通信リンクに接続され、ディジタルデータを送信す
   るために用いられる通信回路と、 前記多重化回路、前記通信回路及び前記アナログディジ
   タル変換回路を制御し、前記アナログディジタル変換回
   路からのディジタル値を格納し、前記格納したディジタ
   ル値を前記通信回路により前記通信リンクを介して前記
   対応する出力モジュールに伝送する制御プロセッサ手段
   とを 具備する請求項（１）記載の多点通信システム。
3. （３）前記出力モジュールは、 それぞれアナログ信号レセプタに接続され、関連するチ
   ャンネル信号を発生する複数の回路と、 複数の出力回路の１つを選択して前記アナログ出力信号
   を受信する復号化回路と、 前記複数のディジタル値を前記アナログ出力信号に変換
   するディジタルアナログ変換回路と、前記通信リンクに
   接続され、ディジタルデータを受信するために用いられ
   る通信回路と、 前記復号化回路、前記通信回路及び前記ディジタルアナ
   ログ変換回路を制御し、前記受信したディジタル値を格
   納し、前記ディジタル値を前記通信回路により前記通信
   リンクを介して前記対応する入力モジュールから受信す
   る制御プロセッサ手段とを 具備する請求項（１）記載の多点通信システム。
4. （４）アナログ入力信号を多数の入力点から通信リンク
   を介して対応する多数の出力点に通信し、アナログ出力
   信号値として出力する通信方法であって、 前記アナログ入力信号値を入力ディジタル値に変換する
   ステップと、 前記入力ディジタル値を格納するステップと、前記入力
   ディジタル値を通信リンクを介して伝送するステップと
   、 前記伝送されたディジタル値を通信リンクから受信する
   ステップと、 前記伝送されたディジタル値を格納するステップと、 前記伝送されたディジタル値をアナログ出力信号に変換
   するステップと を具備した通信方法。
5. （５）前記多数の入力点をグループ分けするステップと
   、 各グループの存在または動作状態が質問されるポーリン
   グシーケンスを発生するステップと、入力グループがそ
   の対応する出力グループと、ポーリングシーケンスのグ
   ループの位置に関係する所定のタイムスロットの間通信
   することを可能にするステップと を更に備えた請求項（４）記載の通信方法。
6. （６）前記ポーリングシーケンスを発生するステップは
   、 入力グループによって起動メッセージとして識別するこ
   とができる少なくとも１つのディジタルキャラクタ及び
   選択されたグループのアドレスを識別することができる
   少なくとも１つのディジタルキャラクタを含む起動メッ
   セージを発生するステップと、 準備完了メッセージとして識別することができる少なく
   とも１つのディジタルキャラクタ及び選択されたグルー
   プのアドレスを識別することができる少なくとも１つの
   ディジタルキャラクタを含む準備完了メッセージをアド
   レスされたグループから受信するステップと を更に備えた請求項（５）記載の通信方法。
7. （７）前記ポーリングシーケンスを発生するステップは
   、 準備完了メッセージを受信すると、前進メッセージとし
   て識別することができる少なくとも１つのディジタルキ
   ャラクタを含む前進メッセージを発生するステップと、 準備完了メッセージを受信しないときは、ポーリングシ
   ーケンスの次のグループを選択してポーリングするステ
   ップと を更に備えた請求項（６）記載の通信方法。
8. （８）前記ポーリングシーケンスを発生するステップは
   、 前進メッセージが送られてから所定の時間の間ポーリン
   グシーケンスの次のグループの選択及びポーリングを遅
   延させるステップ を更に備えた請求項（７）記載の通信方法。
9. （９）ディジタル値を伝送するステップは、入力グルー
   プによって起動メッセージとして識別することができる
   少なくとも１つのディジタルキャラクタ及び出力グルー
   プのアドレスとして識別することができる少なくとも１
   つのディジタルキャラクタを含む起動メッセージを入力
   グループによってその関連する出力グループに発生する
   ステップと、 準備完了メッセージとして識別することができる少なく
   とも１つのディジタルキャラクタ及び選択された出力グ
   ループのアドレスとしてを識別することができる少なく
   とも１つのディジタルキャラクタを含む準備完了メッセ
   ージを選択された出力グループから受信するステップと を備えた請求項（５）記載の通信方法。
10. （１０）ディジタル値を伝送するステップは、準備完了
    メッセージを受信すると、選択された出力グループにデ
    ータメッセージを伝送するステップと、 準備完了メッセージを受信しないと、伝送するステップ
    を終了させるステップと を更に備えた請求項（９）記載の通信方法。
11. （１１）データメッセージを伝送するステップは、 データメッセージとして識別することのできるディジタ
    ルキャラクタを発生するステップと、入力グループの前
    記ディジタル値をシーケンスの順番にしたがって伝送す
    るステップと、 入力グループのディジタル値及びデータキャラクタの和
    であるチェック和を伝送するステップとを備えた請求項
    （１０）記載の通信方法。
12. （１２）アナログ信号をディジタル値に変換するステッ
    プは、 アナログ信号をレンジの比率に変換するステップ を更に備えた請求項（４）記載の通信方法。
13. （１３）各入力チャンネルに零値及び全値のレンジを割
    り当てることによりシステムを調整するステップ を更に備えた請求項（１２）記載の通信方法。
14. （１４）各グループに異なるアドレスを割り当てること
    によって通信システム内に入力点及び出力点を構成する
    ステップ を更に備えた請求項（４）記載の通信方法。
15. （１５）入力点及び出力点の対応するアドレスを割り当
    てることにより各グループの入力及び出力点を構成する
    ステップと を更に備えた請求項（１４）記載の通信方法。
16. （１６）ある点から他の点へアナログ信号の値を伝送す
    る通信方法であって、 前記ある点において複数のタイプのアナログ信号を入力
    するステップと、 前記アナログ信号をアナログ電圧に調整するステップと
    、 前記アナログ電圧を生のディジタル値に変換するステッ
    プと、 前記生のディジタル値を、前記アナログ信号が所定のレ
    ンジの値を用いて表わすことのできる、レンジの値の比
    率を示す絶対ディジタル値に変換するステップと、 前記絶対ディジタル値をある点から通信リンクを介して
    送信するスッテプと、 前記絶対ディジタル値を他の点において前記通信リンク
    から受信するステップと、 前記生のディジタル値をアナログ電圧に変換するステッ
    プと、 前記アナログ電圧を前記アナログ信号に調整するステッ
    プと、 前記アナログ信号を他の点において出力するステップと を具備する通信方法。
17. （１７）Ａ／Ｄ変換手段の電源またはグランド参照電圧
    を周期的に調整するステップと、 前記生のディジタルデータを前記調整した参照電圧の変
    移に対して修正するステップと を更に備えた請求項（１６）記載の通信方法。
18. （１８）Ｄ／Ａ変換手段の電源またはグランド参照電圧
    を周期的に調整するステップと、 前記生のディジタルデータを前記調整した参照電圧の変
    移に対して修正するステップと を更に備えた請求項（１６）記載の通信方法。
19. （１９）前記送信するステップは、 前記ディジタル値をシステムフォーマット及びシステム
    プロトコルにしたがって送信するステップ を更に備えた請求項（１６）記載の通信方法。
20. （２０）前記受信するステップは、 前記ディジタル値をシステムフォーマット及びシステム
    プロトコルにしたがって受信するステップ を更に備えた請求項（１９）記載の通信方法。
21. （２１）複数のアナログ信号の１つを受信し、アナログ
    電圧を出力する出力回路であって、前記アナログ信号を
    受信する第１及び第２の入力端子手段と、 前記第１及び第２の入力端子手段に接続され、前記アナ
    ログ電圧を出力する第１及び第２の出力端子手段と、 前記第１及び第２の入力端子手段を横切ってインピーダ
    ンスを接続する第１の手段と、 前記第１の入力端子手段と電源電圧との間にインピーダ
    ンスを接続する第２の手段と、 前記第２の入力端子手段をグランドに接続する第３の手
    段と を具備する出力回路。
22. （２２）前記入力端子手段と出力端子手段との間に設け
    られ、前記アナログ信号を調整する調整手段 を更に備えた請求項（２１）記載の出力回路。
23. （２３）前記入力端子手段と出力端子手段との間に設け
    られ、選択信号に応答して前記入力端子手段を出力端子
    手段に接続する接続手段 を更に備えた請求項（２１）記載の出力回路。
24. （２４）前記第１及び第２の入力端子手段の間にインピ
    ーダンスを接続する第４の手段を 更に備えた請求項（２１）記載の出力回路。
25. （２５）第３の出力端子と、 受信フォトトランジスタに光伝送するＬＥＤを含む光結
    合バッファと を更に備え、前記ＬＥＤは前記入力端子手段との間に接
    続され、前記フォトトランジスタは前記第３の端子とグ
    ランドとの間に接続される請求項（２１）記載の出力回
    路。
26. （２６）アナログ電圧信号を受信し、複数のアナログ信
    号の１つを出力する出力回路であって、前記アナログ電
    圧信号を受信する第１及び第２の入力端子手段と、 前記第１及び第２の入力端子手段に接続され、それぞれ
    前記１つのアナログ信号を出力する第１及び第２の出力
    端子手段と、 前記第１及び第２の入力端子手段を横切ってインピーダ
    ンスを接続する第１の手段と、 アナログ電圧信号を周期的にサンプリングし、サンプル
    間の電圧の値を保持するサンプルホールド手段と、 電圧フォロアと、 前記電圧フォロアを前記サンプルホールド手段と前記出
    力端子手段との間に接続する手段と、電圧電流変換器と
    、 前記電圧電流変換器を前記サンプルホールド手段と前記
    出力端子手段との間に接続する手段とを具備する出力回
    路。
27. （２７）前記サンプルホールド手段は、 前記出力端子手段の間に接続されたキャパシタと、 選択信号に応答して前記アナログ電圧信号を前記キャパ
    シタに接続する選択手段と を含む請求項（２６）記載の出力回路。
28. （２８）ＬＥＤとフォトトランジスタが結合された光結
    合バッファと、 前記ＬＥＤを前記電圧電流変換器と電源との間に接続し
    、前記トランジスタのコレクタを第１の出力端子手段に
    、トランジスタのエミッタを第２の出力端子手段に接続
    する手段と を更に備えた請求項（２６）記載の出力回路。
29. （２９）前記フォトトランジスタのエミッタと前記第２
    の出力端子との間にベースエミタ結合が接続され、前記
    第１及び第２の出力端子の間にコレクタエミッタ結合が
    接続されるＮＰＮトランジスタ を更に備えた請求項（２８）記載の出力回路。