JPH03101413A - パッケージの実装信号出力方式 - Google Patents
パッケージの実装信号出力方式Info
- Publication number
- JPH03101413A JPH03101413A JP23850589A JP23850589A JPH03101413A JP H03101413 A JPH03101413 A JP H03101413A JP 23850589 A JP23850589 A JP 23850589A JP 23850589 A JP23850589 A JP 23850589A JP H03101413 A JPH03101413 A JP H03101413A
- Authority
- JP
- Japan
- Prior art keywords
- package
- circuit
- signal
- power
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 7
- 238000004806 packaging method and process Methods 0.000 claims 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパッケージの実装信号出力方式に関し、特にデ
ィジタル信号を用いたパッケージの実装信号出力方式に
関する。
ィジタル信号を用いたパッケージの実装信号出力方式に
関する。
従来のパッケージ（以下ＰＫＧと略す）の実装信号出力
方式は、第３図に示すように、装置に実装されるＰＫＧ
２０１内に電源供給（以下ＰＯＷＥＲＯＮと略す）時の
リセット回路がある場合、ＰＫＧ２０１の実装と同時に
Ｐ ＯＷＥ ＲＯＮでリセット回路が動作しＰＫＧ２０
１内部の回路が初期化中にも関わらず供給された電源＋
５ＶをそのままＰＫＧの実装信号として出力し、端子２
１１からの実装信号を実装信号検出回路２０２が検出す
る。
方式は、第３図に示すように、装置に実装されるＰＫＧ
２０１内に電源供給（以下ＰＯＷＥＲＯＮと略す）時の
リセット回路がある場合、ＰＫＧ２０１の実装と同時に
Ｐ ＯＷＥ ＲＯＮでリセット回路が動作しＰＫＧ２０
１内部の回路が初期化中にも関わらず供給された電源＋
５ＶをそのままＰＫＧの実装信号として出力し、端子２
１１からの実装信号を実装信号検出回路２０２が検出す
る。
上述した従来のパッケージの実装信号出力方式では、実
装され７’、： Ｐ Ｋ Ｇ内にＰＯＷＥＲ，ＯＮ時の
リセット回路がある場合、実装と同時にＰＯＷＥＲＯＮ
でリセット回路が動作しＰＫＧ内部の回路が初期化中に
も関わらず実装信号が出力されてしまう、従って、実装
信号の検出により実装されたＰＫＧに対し制御を行おう
としている外部回路がある場合、その回路は実装された
ＰＫＧが初期化中で外部制御を受は付けない状態である
にも関わらず制御を行なってしまうという欠点がある。
装され７’、： Ｐ Ｋ Ｇ内にＰＯＷＥＲ，ＯＮ時の
リセット回路がある場合、実装と同時にＰＯＷＥＲＯＮ
でリセット回路が動作しＰＫＧ内部の回路が初期化中に
も関わらず実装信号が出力されてしまう、従って、実装
信号の検出により実装されたＰＫＧに対し制御を行おう
としている外部回路がある場合、その回路は実装された
ＰＫＧが初期化中で外部制御を受は付けない状態である
にも関わらず制御を行なってしまうという欠点がある。
本発明のパッケージの実装信号出力方式は、電源が供給
されたときから所定時間を要して初期化されるパッケー
ジ内に搭載された内部回路と、前記電源が供給されたと
き前記所定時間後に実装信号を出力するリセット回路と
、前記実装信号を検出する実装信号検出回路とを有して
いる。
されたときから所定時間を要して初期化されるパッケー
ジ内に搭載された内部回路と、前記電源が供給されたと
き前記所定時間後に実装信号を出力するリセット回路と
、前記実装信号を検出する実装信号検出回路とを有して
いる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図は本実
施例の動作を説明するためのタイミング図である。
施例の動作を説明するためのタイミング図である。
本実施例は、電源＋５■が供給されたときから所定時間
後に初期化されるパッケージ内に搭載されたＰＫＧ内部
回路１０２と、電源＋５■が供給されたとき初期化に必
要な所定時間後に実装信号を出力するリセット回路１０
１と、端子１１１からの実装信号を検出する実装信号検
出回路１０４とを有して構成される。
後に初期化されるパッケージ内に搭載されたＰＫＧ内部
回路１０２と、電源＋５■が供給されたとき初期化に必
要な所定時間後に実装信号を出力するリセット回路１０
１と、端子１１１からの実装信号を検出する実装信号検
出回路１０４とを有して構成される。
次に、本実施例について第１図、第２図を用いて説明す
る。なお、ここでは実装信号の信号はハイレベルとし、
ＰＫＧが未実装のときの信号はロウレベル状態としてい
る。ＰＫＧの電源がＯＮとなるとＰＯＷＥＲＯ，Ｎでリ
セット回路１０１が動作し、所定時間は実装信号を出力
しない状態くロウレベル出力状態）となる。同時にその
信号を用い内部回路１０２の初期化を行い、ＰＯＷＥＲ
ＯＮから所定時間後にリセット回路１０１がハイレベル
を出力すると内部回路１０２の初期化は終了し、同時に
実装信号が端子１１１に出力される。
る。なお、ここでは実装信号の信号はハイレベルとし、
ＰＫＧが未実装のときの信号はロウレベル状態としてい
る。ＰＫＧの電源がＯＮとなるとＰＯＷＥＲＯ，Ｎでリ
セット回路１０１が動作し、所定時間は実装信号を出力
しない状態くロウレベル出力状態）となる。同時にその
信号を用い内部回路１０２の初期化を行い、ＰＯＷＥＲ
ＯＮから所定時間後にリセット回路１０１がハイレベル
を出力すると内部回路１０２の初期化は終了し、同時に
実装信号が端子１１１に出力される。
以上の動作により、実装信号の出力とともに内部状態の
初期化が終了した状態となる。
初期化が終了した状態となる。
以上説明したように本発明は、電源が供給されたときか
ら所定時間後に初期化されるパッケージ内に搭載された
内部回路と、前記電源が供給されたとき前記所定時間後
に実装信号を出力するりセット回路と、前記実装信号を
検出する実装信号検出回路とを有することにより、装置
の回路構成として論理素子を用い、実装信号の出力とと
もに内部状態の初期化が終了した状態となるため、実装
信号の監視回路は実装状態の検出でタイミングをとるこ
となく制御が可能となり、回路の誤動作を防止できる。
ら所定時間後に初期化されるパッケージ内に搭載された
内部回路と、前記電源が供給されたとき前記所定時間後
に実装信号を出力するりセット回路と、前記実装信号を
検出する実装信号検出回路とを有することにより、装置
の回路構成として論理素子を用い、実装信号の出力とと
もに内部状態の初期化が終了した状態となるため、実装
信号の監視回路は実装状態の検出でタイミングをとるこ
となく制御が可能となり、回路の誤動作を防止できる。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の動作を説明するためのタイムチャート、第３
図は従来のパッケージの実装信号出力方式の一例を示す
ブロック図である。 １０１・・・リセット回路、１０２・・・ＰＫＧ内部回
路、１０３・・・ＰＫＧ、１０４・・・実装信号検出回
路。
本実施例の動作を説明するためのタイムチャート、第３
図は従来のパッケージの実装信号出力方式の一例を示す
ブロック図である。 １０１・・・リセット回路、１０２・・・ＰＫＧ内部回
路、１０３・・・ＰＫＧ、１０４・・・実装信号検出回
路。
Claims (1)
- 電源が供給されたときから所定時間を要して初期化され
るパッケージ内に搭載された内部回路と、前記電源が供
給されたとき前記所定時間後に実装信号を出力するリセ
ット回路と、前記実装信号を検出する実装信号検出回路
とを有することを特徴とするパッケージの実装信号出力
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23850589A JPH03101413A (ja) | 1989-09-14 | 1989-09-14 | パッケージの実装信号出力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23850589A JPH03101413A (ja) | 1989-09-14 | 1989-09-14 | パッケージの実装信号出力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101413A true JPH03101413A (ja) | 1991-04-26 |
Family
ID=17031248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23850589A Pending JPH03101413A (ja) | 1989-09-14 | 1989-09-14 | パッケージの実装信号出力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101413A (ja) |
-
1989
- 1989-09-14 JP JP23850589A patent/JPH03101413A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU2002361761A1 (en) | Multi-mode synchronous memory device and method of operating and testing same | |
| EP0213037A3 (en) | Semiconductor memory device having test pattern generating circuit | |
| JPH03101413A (ja) | パッケージの実装信号出力方式 | |
| JPH07283727A (ja) | 位相同期検出器 | |
| JPS59161752A (ja) | デ−タ処理システムにおける中央処理装置 | |
| JP3100204B2 (ja) | 絶対値エンコーダにおけるカウンタリセット方法 | |
| JPH11316694A (ja) | テストモード設定回路 | |
| JPH03169099A (ja) | 実装信号出力方式 | |
| JPS6111786Y2 (ja) | ||
| JPS5870333A (ja) | ダイナミツク型ｃｍｏｓ集積回路装置 | |
| JP2580673B2 (ja) | 電源制御装置 | |
| JP2501666Y2 (ja) | ユニット２重化装置 | |
| JPH0465685A (ja) | スキャンレジスタ回路 | |
| JP2626165B2 (ja) | 半導体装置のリセット回路 | |
| JPH05236026A (ja) | デジタル信号監視回路 | |
| JPH0495785A (ja) | 半導体集積回路装置 | |
| JP2799753B2 (ja) | パルス幅変調制御装置 | |
| JPH04175673A (ja) | 半導体集積回路 | |
| JPH0326976A (ja) | 半導体集積回路のテスト装置 | |
| JPH01128112A (ja) | マイクロプロセッサ | |
| JPS582050U (ja) | 接続状態検出回路 | |
| JPH02290324A (ja) | 順序回路 | |
| JPH02218217A (ja) | タイミング・ウィンド・コンパレータ | |
| JPH10111344A (ja) | ゲートアレイ用テスト信号選択路 | |
| JPH02310884A (ja) | 半導体メモリ装置 |