JPH0310130B2

JPH0310130B2 -

Info

Publication number: JPH0310130B2
Application number: JP58017479A
Authority: JP
Inventors: Setsuo Arita; Tetsuo Ito; Takao Sato
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-02-07
Filing date: 1983-02-07
Publication date: 1991-02-13
Also published as: JPS59144947A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、二つの数値データの比較する場合
に、一方のデータを固定しておき、他方のデータ
を許容偏差内でカウント・アツプおよびカウン
ト・ダウンし、上記一方のデータが上記カウン
ト・アツプされた値とカウント・ダウンされた値
の間にあるかどうかを判定する装置に関する。[Detailed Description of the Invention] [Field of Application of the Invention] When comparing two numerical data, the present invention fixes one data and counts up and down the other data within an allowable deviation. The present invention relates to an apparatus for determining whether the one data is between the counted up value and the counted down value.

[Prior art]

数値データの比較に、計算機を用いて演算処理
して行なう方法は周知の技術である。この方法
で、計算機の演算速度、プログラムのステツプ数
に依存し、データ比較時間が長くなる場合があ
る。 A method of performing calculation processing using a computer to compare numerical data is a well-known technique. With this method, the data comparison time may be long depending on the calculation speed of the computer and the number of steps in the program.

また、数値データの比較に、レジスタ、アツ
プ・カウンタ、ダウン・カウンタを用いる方法が
ある。これは、特願昭57−53873号に示すような
方法であり、一方のデータを固定しておき、他方
のデータを許容偏差以内でカウント・アツプおよ
びカウント・ダウンし、固定された方のデータが
カウント・アツプされた価とカウント・ダウンさ
れた価の間にあるかどうかを調べ、二つのデータ
の一致を判定するものである。 There are also methods of using registers, up counters, and down counters to compare numerical data. This is a method as shown in Japanese Patent Application No. 57-53873, in which one data is fixed, the other data is counted up and down within an allowable deviation, and the fixed data is It is checked whether the value is between the value counted up and the value counted down, and it is determined whether the two data match.

この方法による従来例の概略構成を第１図に示
す。この図において、端子１にデータＡが印加さ
れると、そのデータＡがアツプ・カウンタ９およ
びダウン・カウンタ１１にロード・パルス３によ
つて取り込まれる。また、端子２に印加されるデ
ータＣはロード・パルス４によつてレジスタ１０
に取り込まれる。その後、比較開始信号が端子６
に印加されると、クロツク発生器５から出力され
るパルスはANDゲート７を介して、許容偏差設
定部８で指定される数だけアツプ・カウンタ９お
よびダウン・カウンタ１１に印加され、これがカ
ウント・アツプ用およびカウント・ダウン用のク
ロツク・パルスとなる。 A schematic configuration of a conventional example using this method is shown in FIG. In this figure, when data A is applied to terminal 1, the data A is taken into up counter 9 and down counter 11 by load pulse 3. Also, data C applied to terminal 2 is transferred to register 10 by load pulse 4.
be taken in. After that, the comparison start signal is sent to terminal 6.
When applied to the clock generator 5, the pulses output from the clock generator 5 are applied to the up counter 9 and the down counter 11 by the number specified by the tolerance setting section 8 via the AND gate 7. Serves as a clock pulse for up and count down.

この結果、カウンタ９に格納されたデータＡは
許容偏差以内でカウント・アツプされ、カウンタ
１１に格納されたデータＡは許容偏差以内でカウ
ント・ダウンされ、この過程でレジスタ１０に格
納されたデータＣと許容偏差以内で一致するか否
かが比較回路１２，１３で判定され、その結果が
ORゲート１４を介して、端子１５に一致信号と
して出力される。許容偏差以内で各々のデータが
一致していれば、ORゲート１４の出力信号が許
容偏差設定部８に印加され、その設定部８から出
力するパルスを停止させる。 As a result, the data A stored in the counter 9 is counted up within the permissible deviation, the data A stored in the counter 11 is counted down within the permissible deviation, and in this process, the data C stored in the register 10 is counted up. It is determined by comparison circuits 12 and 13 whether or not they match within the allowable deviation, and the result is
It is output as a coincidence signal to the terminal 15 via the OR gate 14. If the respective data match within the allowable deviation, the output signal of the OR gate 14 is applied to the allowable deviation setting unit 8, and the pulse output from the setting unit 8 is stopped.

以上のようにして、データＡとデータＣの一致
を判定するわけであるが、許容偏差が大きい場合
には、カウンタ９，１１に格納されたデータをカ
ウント・アツプあるいはカウント・ダウンする回
数が大きくなり、これによつてデータ比較時間が
長くなるという問題がある。 In the above manner, it is determined whether data A and data C match, but if the tolerance is large, the number of times the data stored in counters 9 and 11 is counted up or down becomes large. Therefore, there is a problem that the data comparison time becomes longer.

[Purpose of the invention]

本発明の目的は、２つのデータ間の許容偏差に
応じた有効桁数及びその有効桁数中の計数回数と
を与えて、各データの偏差の大きさに無関係に、
短時間にデータを比較する装置を提供することで
ある。 An object of the present invention is to provide the number of effective digits and the number of counts within the number of effective digits according to the allowable deviation between two data, and to
It is an object of the present invention to provide a device that compares data in a short time.

〔発明の概要〕上記目的を達成するために、本発明による、冒
頭に述べた種類のデータ比較装置は、さらに、許
容偏差の大きさに応じて、アツプ・カウンタおよ
びダウン・カウンタがそれぞれカウント・アツプ
およびカウント・ダウンを開始する桁を切り換え
る手段が備えられていることを要旨とする。本発
明の有利な実施の態様においては、上記アツプ・
カウンタおよびダウン・カウンタのそれぞれカウ
ント・アツプおよびカウント・ダウンを開始する
桁を切り換える手段が、許容偏差が大きい場合に
は上位にあり、小さい場合には下位にある上記桁
以上でカウントしてデータを比較し、上記桁以下
は比較しないようにする。SUMMARY OF THE INVENTION In order to achieve the above object, the data comparison device according to the invention of the type mentioned at the beginning is further provided with an up counter and a down counter each counting and counting depending on the magnitude of the tolerance deviation. The gist is that means is provided for switching the digit that starts counting up and counting down. In an advantageous embodiment of the invention, the above-mentioned
The means for switching the digits at which the counter and down counter start counting up and down, respectively, is located at the upper digit when the tolerance is large, and when the tolerance is small, the data is counted at or above the digit at the lower digit. Compare, and do not compare the digits below the above.

本発明は、あるビツト長からなるデータを比較
する場合、第２図に示すように、許容偏差の大き
さに応じてａビツトで表わす許容偏差の有効桁数
の設定範囲を変化させて、あるビツト長Ｚから成
るデータが許容偏差以内で一致するか否かを判定
するものである。この方法は、許容偏差が小さい
場合には許容偏差の有効桁をデータの最下位桁に
あわせて、最下位桁からデータをａビツトで示す
有効許容偏差以内で比較し一致するか否かを判定
する。また、許容偏差が大きい場合には許容偏差
の有効桁をデータの上位桁側に設定し、この設定
値から上位側をａビツトで示す有効許容偏差以内
でデータを比較し一致するか否かを判定する。許
容偏差が大きくなると許容偏差の有効桁はデータ
の上位桁側に設定するため、データの最下位桁と
許容偏差有効桁の設定位置の間に何ら処理しない
ビツトｎ（これを残差ビツトと呼ぶ。）が存在す
る。この残差ビツトは許容偏差の誤差分となる。
すなわち、許容偏差は（真の許容偏差）±2^n-1デ
イジツト（ただしｎ１）となる。しかし、この
誤差分は真の許容偏差に比べ十分小さいので何ら
問題はない。 In the present invention, when comparing data consisting of a certain bit length, as shown in FIG. It is determined whether the data consisting of the bit length Z match within the allowable deviation. In this method, when the tolerance is small, the effective digit of the tolerance is adjusted to the least significant digit of the data, and the data is compared from the least significant digit within the effective tolerance indicated by a bit to determine whether or not they match. do. In addition, if the allowable deviation is large, set the effective digits of the allowable deviation to the upper digits of the data, and compare the data within the effective allowable deviation indicated by a bit on the upper side from this set value to determine whether or not they match. judge. When the tolerance becomes large, the effective digits of the tolerance are set to the upper digits of the data, so bits n that are not processed at all (this is called residual bits) are placed between the least significant digit of the data and the position where the effective digit of the tolerance is set. ) exists. This residual bit becomes the error of the allowable deviation.
That is, the allowable deviation is (true allowable deviation) ±2 ^n-1 digits (n1). However, this error is sufficiently small compared to the true allowable deviation, so there is no problem.

以上のように、許容偏差に応じて、許容偏差の
有効桁数の設定範囲を変えて、常に同一の有効桁
数の許容偏差でデータを比較すれば、データの比
較時間は常に短い。この具体的実施内容を図を用
いて以下に説明する。 As described above, if the setting range of the number of effective digits of the allowable deviation is changed according to the allowable deviation and data is always compared with the same number of effective digits of allowable deviation, the data comparison time is always short. The specific details of this implementation will be explained below using figures.

[Embodiments of the invention]

第３図は本発明の一実施の態様によるデータ比
較装置の構成を示すブロツク図で、図中第１図と
共通する引用番号は第１図におけるものと同じ部
分を表わす。 FIG. 3 is a block diagram showing the configuration of a data comparison device according to an embodiment of the present invention, and reference numbers common to those in FIG. 1 in the figure represent the same parts as in FIG. 1.

端子１および２に入力するデータＡ，Ｃを一例
として第４図に示すように、データ長を10ビツト
とし、各の値を704デイジツト、512デイジツトと
する。この値はデータ長10ビツトに対応させる
と、各々69％、50％の値となる。 As an example of data A and C input to terminals 1 and 2, as shown in FIG. 4, the data length is 10 bits, and the respective values are 704 digits and 512 digits. When these values correspond to a data length of 10 bits, they become 69% and 50%, respectively.

そこで、許容偏差を25％として、この範囲で上
記データが一致するか否かを第３図および第５図
を用いて判定する。 Therefore, the allowable deviation is set to 25%, and whether or not the above data match within this range is determined using FIGS. 3 and 5.

第３図において、許容偏差設定部１７は許容偏
差が25％であるため、データ比較の分解能を考慮
して、アツプ・カウンタ、ダウン・カウンタの2⁵
ビツトからカウント・アツプあるいはカウント・
ダウンを開始するよう桁切換え信号１６をアツ
プ・カウンタ９とダウン・カウンタ１１に出力す
る。これに伴い、設定部１７は2⁵ビツトから25％
の値である2⁸ビツトまでの４ビツトで表わす15デ
イジツトをカウント・アツプ用あるいはカウン
ト・ダウン用のカウント・パルスの数とする。 In FIG. 3, since the allowable deviation setting section 17 has a allowable deviation of 25%, in consideration of the resolution of data comparison, ²⁵ % of the up counter and down counter are set.
Count up or count up from bits
A digit switching signal 16 is output to the up counter 9 and the down counter 11 to start counting down. Along with this, the setting section 17 is set to 25% from ²⁵ bits.
The value of 15 digits expressed by 4 bits up to ²⁸ bits is the number of count pulses for counting up or counting down.

これにより、パルス発生器５から出力される第
５図ａなるパルスは、端子６に第５図ｂなる比較
開始信号６が印加されるとANDゲート７の許容
偏差設定部１７を介して、第５図ｃに示すような
パルス１９となる。ここでパルスの数が６個とな
つているのは、後述する一致信号により、カウン
ト・アツプおよびカウント・ダウンが停止するた
めである。 As a result, when the comparison start signal 6 shown in FIG. 5b is applied to the terminal 6, the pulse shown in FIG. This results in a pulse 19 as shown in Figure 5c. The reason why the number of pulses is six is that the count up and count down are stopped by a match signal, which will be described later.

ところで、アツプ・カウンタ９、ダウン・カウ
ンタ１１には、各々、第５図ｄとｆのロード・パ
ルス３，４によつて端子１，２に印加されたデー
タＡ，Ｂが第５図ｅ，ｇで示すＡ，Ｂとして格納
される。アツプ・カウンタ９、ダウン・カウンタ
１１は、特願昭56−203546号に示す構成となつて
おり、任意の桁からカウント・アツプあるいはカ
ウント・ダウンできるものである。 Incidentally, the up counter 9 and the down counter 11 receive data A and B applied to terminals 1 and 2 by the load pulses 3 and 4 shown in FIG. 5 d and f, respectively, as shown in FIG. They are stored as A and B indicated by g. The up counter 9 and down counter 11 have the construction shown in Japanese Patent Application No. 56-203546, and can count up or down from any arbitrary digit.

したがつて、第５図ｃなるパルスがアツプ・カ
ウンタ９およびダウン・カウンタ１１の2⁵ビツト
のところから印加される。このためアツプ・カウ
ンタの出力は第５図ｅ、第６図ａ〜ｇのように、
カウント・アツプされる毎にＡ１，Ａ２，Ａ３，
……となる。一方、ダウン・カウンタの出力は第
５図ｇ、第６図ｇ〜ｍのように、カウント・ダウ
ンされる毎にＢ１，Ｂ２，Ｂ３……となり、６回
カウント・ダウンされると、データＣと一致す
る。 Therefore, the pulse shown in ^FIG . Therefore, the output of the up counter is as shown in Figure 5e and Figures 6a to 6g.
Each time the count is up, A1, A2, A3,
...becomes... On the other hand, the output of the down counter becomes B1, B2, B3, etc. each time it is counted down, as shown in Figure 5g and Figures 6g to m, and when it is counted down six times, the data C matches.

この結果、比較回路１２は不一致信号を出力す
るが、比較回路１３が一致信号を出力するため、
これがORゲート１４を介して、端子１５に出力
される。さらに、この一致信号は許容偏差設定部
１７にも入力され、これにより、これ以上のカウ
ント・アツプあるいはカウント・ダウンをさせな
いようにする。 As a result, the comparison circuit 12 outputs a mismatch signal, but since the comparison circuit 13 outputs a match signal,
This is outputted to the terminal 15 via the OR gate 14. Furthermore, this coincidence signal is also input to the tolerance setting section 17, thereby preventing further count-up or count-down.

許容偏差設定部１７は第７図に示すような構成
である。演算装置４２はデータの許容偏差に応じ
て許容偏差の有効桁数（第３図、第６図では上位
５桁に相当）及びアツプ・カウンタ、ダウン・カ
ウンタのカウント値（第５図、第６図の例では15
個）を設定する機能を有し、有効桁設定レジスタ
４４に許容偏差の有効桁切換信号を、カウント・
アツプ／ダウン・レジスタ４３にアツプ／ダウ
ン・カウント数信号を出力する。カウンタ４０
は、ANDゲート７からのパルス１８を入力する
と、このパルス数を計数する。比較器４１は、上
記カウンタ４０で計数するパルス数とカウント・
アツプ／ダウン・レジスタ４３に設定されている
値が一致すると、ORゲート４５に“１”なる信
号を出力する。即ちORゲート４５は比較器４１
から“１”なる信号が出力されるまでパルス１８
をアツプ・カウンタ９およびダウン・カウンタ１
１にカウント・パルス信号１９を出力する。この
ようにして、許容偏差設定部１７からアツプ・カ
ウンタ９、ダウン・カウンタ１１にカウント・パ
ルス１９を出力するが、許容偏差以内で各データ
が一致すると、第３図のORゲート１４から
“１”なる一致信号が出力され、これがORゲー
ト４５に入力されるため、パルス１８はそれ以後
ORゲート４５から出力されない。第５図ｃに示
す状態がこれである。 The allowable deviation setting section 17 has a configuration as shown in FIG. The arithmetic unit 42 calculates the number of effective digits of the allowable deviation (corresponding to the upper five digits in FIGS. 3 and 6) and the count values of the up counter and down counter (in FIGS. 5 and 6) according to the allowable deviation of the data. 15 in the example shown
It has a function to set the effective digit switching signal of the allowable deviation to the effective digit setting register 44.
An up/down count number signal is output to the up/down register 43. counter 40
receives the pulse 18 from the AND gate 7 and counts the number of pulses. The comparator 41 compares the number of pulses counted by the counter 40 with the count.
When the values set in the up/down register 43 match, a signal of "1" is output to the OR gate 45. That is, the OR gate 45 is the comparator 41
Pulse 18 until a “1” signal is output from
up counter 9 and down counter 1
A count pulse signal 19 is outputted at 1. In this way, the count pulse 19 is output from the tolerance setting section 17 to the up counter 9 and the down counter 11, but when each data matches within the tolerance, "1" is output from the OR gate 14 in FIG. ” is output and this is input to the OR gate 45, so the pulse 18 is
There is no output from OR gate 45. This is the state shown in FIG. 5c.

以上のようにして、データの比較を行なうが、
これを従来の最小位桁からのデータ比較と比べる
と、データの差が192デイジツトもあるため、６
対192すなわち32倍ものデータ比較速度速度差に
なる。 The data is compared as described above, but
Comparing this with the conventional data comparison starting from the lowest digit, the difference in data is 192 digits, so 6
This is a data comparison speed difference of 192 times, or 32 times.

以上のように、データの許容偏差に応じて、カ
ウント・アツプおよびカウント・ダウンの開始の
桁を切り換えてデータを比較することにより、許
容偏差の大きさに無関係に短時間でデータを比較
でき、その効果大である。なお、上述の例では、
カウント・アツプあるいはカウント・ダウンしな
い下位側の桁が一致していたが、不一致の場合
は、その部分を比較しないようマスクしておけば
よい。 As described above, by comparing the data by switching the count-up and count-down start digits according to the allowable deviation of the data, data can be compared in a short time regardless of the size of the allowable deviation. The effect is great. Note that in the above example,
If the lower digits that do not count up or count down match, but they do not match, you can mask that part so that it is not compared.

この場合の許容偏差の誤差分はマスクした分に
なり、前記データ比較例では、2⁴ビツト以下をマ
スクすることになるので、2^5-1、すなわち31デイ
ジツト、これは全体の３％に相当するため、上記
例では許容偏差を25±３％として評価したことに
なるが、これは許容偏差の真値とあまり差はなく
問題にならない。 In this case, the tolerance error is the masked amount, and in the data comparison example above, ²⁴ bits or less are masked, so ^25-1 , or 31 digits, which corresponds to 3% of the total. Therefore, in the above example, the allowable deviation was evaluated as 25±3%, but this is not much different from the true value of the allowable deviation and does not pose a problem.

つぎに、本発明の応用例を示す。 Next, an application example of the present invention will be shown.

第８図は多重化制御装置のデータ比較に関する
ものであり、二重化制御装置を対象とした。三重
系以上に対しては、この二重系用の比較方法を組
合せればよい。 FIG. 8 is related to data comparison of multiplex control devices, and is intended for duplex control devices. For triple or higher systems, this comparison method for double systems may be combined.

第８図において、制御装置２１，２２はセンサ
群２０からの信号を取り込み、その後PIO演算し
て、スイツチ２４を介してアクチユエータ２５に
制御信号を出力するが、各装置の演算処理、特に
積分演算値の違いにより、演算結果やその他のデ
ータはいくぶん異なるのが通常である。そこで、
データ比較装置２３は、比較データに応じて許容
偏差を変更して、しかも短時間でデータを比較す
ることが要求され、これに前述したデータ比較装
置を適用すればその効果大である。 In FIG. 8, control devices 21 and 22 take in signals from the sensor group 20, perform PIO calculations, and output control signals to the actuator 25 via the switch 24, but the calculation processing of each device, especially the integral calculation Due to the difference in values, calculation results and other data usually differ somewhat. Therefore,
The data comparison device 23 is required to change the allowable deviation according to the comparison data and to compare the data in a short period of time, and the above-described data comparison device can be applied to this purpose with great effect.

また、第９図はデータ伝送系に本発明を適用し
た例である。 Further, FIG. 9 shows an example in which the present invention is applied to a data transmission system.

伝送装置３０，３１と伝送装置３２，３３間の
データ伝送は非同期的に動作しているため、装置
３０，３１がセンサ群２０から信号を取り込み、
これを装置３２，３３に伝送した場合、同時刻に
おける装置３２，３３の伝送されてきたデータは
異なつている。また、これとは逆に装置３２，３
３から装置３０，３１に伝送されたデータも同様
に異なる。 Since the data transmission between the transmission devices 30, 31 and the transmission devices 32, 33 operates asynchronously, the devices 30, 31 receive signals from the sensor group 20,
When this is transmitted to devices 32 and 33, the data transmitted by devices 32 and 33 at the same time is different. Moreover, on the contrary, the devices 32, 3
The data transmitted from device 3 to device 30, 31 is likewise different.

したがつて、各装置間のデータ比較にあたつて
は、許容偏差を大きく変更しなければならない。
したがつて、データ比較装置２３に前述したデー
タ比較装置を適用すれば、その効果大である。 Therefore, when comparing data between each device, the allowable deviation must be changed significantly.
Therefore, if the data comparison device described above is applied to the data comparison device 23, the effect will be great.

なお、２４，２４Ｍ，２４Ｎはスイツチであ
り、２５Ｍ，２５Ｎはアクチユエータであり、３
４は監視装置である。 In addition, 24, 24M, 24N are switches, 25M, 25N are actuators, and 3
4 is a monitoring device.

〔Effect of the invention〕

本発明によれば、２つのデータ間の許容偏差に
応じて有効桁数及びその有効桁数中の計数回数と
を与えて、各データの偏差の大きさに無関係に、
短時間にデータを比較することができるようにな
つた。 According to the present invention, the number of effective digits and the number of counts within the number of effective digits are given according to the allowable deviation between two data, regardless of the size of the deviation of each data.
Data can now be compared in a short time.

本発明は、例えば多重化制御系、多重化データ
伝送系の診断に適用してその効果大である。 The present invention is highly effective when applied to, for example, diagnosis of multiplex control systems and multiplex data transmission systems.

[Brief explanation of the drawing]

第１図は従来のデータ比較装置の構成を示すブ
ロツク図、第２図は本発明の原理を説明するため
にデータ比較装置に入力されるデータの構成を示
す図、第３図は本発明によるデータ比較装置の構
成を示すブロツク図、第４図は比較される二つの
データの構成を示す図、第５図ａからｈまでは第
３図に示す装置の中で使用されるパルス信号のタ
イミングを示すチヤート、第６図ａからｇまでお
よびｈからｍまではそれぞれアツプ・カウンタお
よびダウン・カウンタの出力の変化を示す図、第
７図は第３図に示す装置の許容偏差設定部の構成
を示すブロツク図、第８図および第９図は二つの
異なつた本発明の応用例を示すブロツク図であ
る。１……アツプ・カウンタおよびダウン・カウ
ンタの入力端子、２……レジスタの入力端子、
３，４……ロード・パルス、５……クロツク発生
器、６……比較開始信号端子、７……ANDゲー
ト、８，１７……許容偏差設定部、９……アツ
プ・カウンタ、１０……レジスタ、１１……ダウ
ン・カウンタ、１２，１３……比較回路、１４…
…ORゲート、１５……出力端子、１６……桁切
換え信号、１８……ANDゲートの出力パルス、
１９……カウント・パルス、２０……センサ群、
２１，２２……制御装置、２３……データ比較装
置、２４，２４Ｍ，２４Ｎ……スイツチ、２５，
２５Ｍ，２５Ｎ……アクチユエータ、３０，３
１，３２，３３……伝送装置、３４……監視装
置、４０……カウンタ、４１……比較器、４２…
…演算装置、４３……カウント・アツプ／ダウ
ン・レジスタ、４４……有効桁設定レジスタ、４
５……ORゲート。 FIG. 1 is a block diagram showing the configuration of a conventional data comparison device, FIG. 2 is a diagram showing the configuration of data input to the data comparison device for explaining the principle of the present invention, and FIG. 3 is a diagram showing the structure of data input to the data comparison device according to the present invention. A block diagram showing the configuration of the data comparison device, FIG. 4 is a diagram showing the configuration of two data to be compared, and FIG. 5 a to h are timings of pulse signals used in the device shown in FIG. 3. 6. A to g and h to m are diagrams showing changes in the outputs of the up counter and down counter, respectively. FIG. 7 is the configuration of the allowable deviation setting section of the device shown in FIG. 3. FIGS. 8 and 9 are block diagrams showing two different applications of the present invention. 1...Up counter and down counter input terminal, 2...Register input terminal,
3, 4...Load pulse, 5...Clock generator, 6...Comparison start signal terminal, 7...AND gate, 8, 17...Tolerance deviation setting section, 9...Up counter, 10... Register, 11... Down counter, 12, 13... Comparison circuit, 14...
...OR gate, 15...output terminal, 16...digit switching signal, 18...AND gate output pulse,
19...Count pulse, 20...Sensor group,
21, 22...control device, 23...data comparison device, 24, 24M, 24N...switch, 25,
25M, 25N...actuator, 30,3
1, 32, 33...Transmission device, 34...Monitoring device, 40...Counter, 41...Comparator, 42...
...Arithmetic unit, 43...Count up/down register, 44...Valid digit setting register, 4
5...OR gate.

Claims

[Claims] 1. Means for setting the number of effective digits determined according to the size of the allowable deviation for two numerical data; and means for setting the number of counts determined by the allowable deviation in the number of effective digits; 2. a register that stores one of the two numerical data; an up counter that stores the other of the two numerical data and counts up counting pulses equivalent to the set number of times from the least significant digit of the set number of effective digits; A down counter that stores the other of the two numerical data and counts down counting pulses equivalent to the set number of times from the least significant digit of the set number of effective digits, and one data in the register and an up counter. a first comparison means that compares the count value for each count pulse of the down counter and generates a match signal when a match occurs; a second comparison means for generating a coincidence signal; a means for simultaneously stopping counting of the up counter and the down counter by outputting a logical sum of the coincidence signals of the first and second comparison means; 1. A data comparison device comprising: means for extracting the OR output of the coincidence signals of the second comparison means as a signal indicating that both data are within a tolerance.