JPH03100597A - 表示制御回路、表示制御システム、および、情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータの処理結果等の、ＣＲＴ等のデ
ィスプレイへの表示を制御する表示制御システム、特に
、スクロール等の画面のダイナミックな変化の表示を行
う表示制御システムに関する。

〔従来の技術〕

従来、コンピュータの処理結果等を、ＣＲＴ等のディス
プレイへ表示する場合には、まず、ＣＰＵが表示しよう
とする処理結果等のデータを表示メモリに書き込み、そ
して、その後、表示制御回路が、ＣＲＴ等が必要とする
タイミングで、そのＣＰＵが書き込んだデータを、同じ
表示メモリより読み出し、表示用同期信号を付加して、
ＣＲＴ等に出力するといった流れの処理が一般的であっ
た。

〔発明が解決しようとする課題〕 従来の処理は、表示制御回路が表示メモリより読み出し
を行っている期間は、ＣＰ　Ｕ等は、表示メモリにアク
セスできない。

そこで、ＣＰＵの表示メモリへのアクセス等、表示メモ
リを利用する期間として、表示制御回路が表示メモリよ
り読み出しを行わないＣＲＴ等の水平帰線期間、および
、垂直帰線期間を用いていた。

また、さらに、ＣＰＵが、大量にデータを表示メモリに
書き込む等の処理は１分断されると非効率的であり、ま
た、その制御も煩雑となるので。

ＣＰＵが、大量にデータを表示メモリに連続して書き込
む等の処理には短すぎる水平帰線期間を避け、水平帰線
期間に比べて長い垂直帰線期間にまとめて処理を行うこ
とが多かった。

しかし、スクロール等のダイナミックに変化する画面の
表示を行うような場合、大量にデータを表示メモリに連
続して書き込む必要があるため、水平帰線期間の有効利
用、および、ＣＰＵの表示メモリへのアクセス可能期間
の絶対量の増加が望まれていた。

本発明の目的は、表示制御システムにおける水平帰線期
間の利用性を向上できる表示制御回路、および２表示制
御システムを提供することにある。

また、本発明の目的は、表示制御システムにおける、Ｃ
ＰＵの表示メモリへのアクセス可能期間の絶対量を増加
できる表示制御回路、および、表示制御システムを提供
することにある。

〔課題を解決するための手段〕

本発明は、前記の目的を達成するために１画像データを
記憶する表示メモリからディスプレイへの画像データの
読み出しを制御する表示制御回路に、 第１のクロックで動作するディスプレイ用同期信号の発
生手段と、 第１のクロックに比べ、より高速な第２のクロックで動
作する表示メモリの読出アドレスの発生手段と、 を備えたものである。

また、本発明は、前記の目的を達成するために。

画像データを記憶する表示メモリから、ディスプレイへ
の画像データの読み出しを制御する表示制御回路に。

ディスプレイ用同期信号の発生手段と、表示メモリの続
出アドレスを発生するカウンタと、該カウンタに１表示
期間最終の表示メモリの読出アドレス発生時に１次表示
期間最初の表示メモリの読出アドレス値を設定する手段
と、を有する表示メモリの読出アドレスの発生手段と。

を備えたものである。

また、さらに、前記の目的を達成するために、本発明は
１本発明に係る前記表示制御回路を備え。

かつ１表示すべき画像データを、ＣＰＵが書き込む表示
メモリと１表示制御回路が表示メモリから読み出した画
像データを一旦蓄えるＦＩＦＯ（先入れ先出しメモリ）
と、表示制御回路が発生するディスプレイ用同期信号に
同期して、ＦＩＦＯに記憶された画像データをディスプ
レイへ読み出す手段と、ＦＩＦＯの状態およびＣＰＵが
表示メモリに書き込む画像データの有無に応じて、表示
制御回路の表示メモリの読出アドレスの発生を制御する
手段と。

を有することを特徴とする表示制御システムを提供する
。

また、本発明においては、あわせて、前記表示制御シス
テムを備えたコンピューター、テレビゲーム機、録画機
等の情報処理装置をも提供する。

〔作用〕

本発明によれば、表示制御回路において、ディスプレイ
用同期信号の発生手段は、回路外部より入力される第１
のクロックで動作し、水平同期信号、垂直同期信号等の
ディスプレイが必要とする同期信号を発生する。

また、表示メモリの読出アドレスの発生手段は、回路外
部より入力される第２のタロツクで動作し、表示メモリ
の続出アドレスを発生する。

また、本発明によれば、表示メモリの続出アドレスを発
生するカウンタは、表示期間最終の表示メモリの読出ア
ドレス発生時に、次表示期間最初の表示メモリの読出ア
ドレス値を設定され、その値よりカウントを続行する。

また、さらに、本発明によれば、表示制御回路は、ディ
スプレイ用同期信号を発生する。また、表示制御回路は
、表示メモリアドレスを発生し、表示メモリより画像デ
ータを読み出しＦＩＦＯに転送する。

ＦＩＦＯは、記憶した画像データを順に、表示制御回路
が発生するディスプレイ用同期信号に同期して、ディス
プレイに出力する。

また、表示制御回路は、ＣＰＵが表示メモリに画像デー
タを書き込もうとする時には、表示メモリアドレスの更
新を止める。

ＣＰＵは１表示メモリアドレスの更新が止まっている間
に、表示メモリに画像データを書き込む。

また、この時、表示メモリアドレスの更新が止まってい
る間も、表示制御回路は、正常にディスプレイ用同期信
号を供給し、ＦＩＦＯが、表示メモリのアドレスの更新
が止まる前に記憶した表示データを出力する。

したがって、ディスプレイは、表示メモリアドレスの更
新が止まっている間も支障なく表示を行うことができる
。

また、ＣＰＵの表示メモリへの書き込み終了後は１表示
制御回路は、表示メモリのアドレスの更新を再開し、表
示メモリよりＦＩＦＯへ画像データを転送し、ＦＩＦＯ
の消費されたデータを補充する。

さらに、本発明によれば、情報処理装置のｃｐｕは、情
報を処理した結果を、前記表示制御システムの表示メモ
リに書き込むことにより、ディスプレイに表示する。

〔実施例〕

以下１本発明の実施例を図面を用いて説明する。

第１図に、表示システムの構成を示す。

１は表示メモリアドレス２とＣＲＴ同期信号３を生成す
る表示制御回路、４は表示データを記憶する表示メモリ
、６は表示する図形や文字の表示データをメモリ４に書
込むＣＰＵ、７は１表示制御回路１およびＣＰＵ６から
表示メモリ４へのアクセス制御するメモリコントローラ
、８はシステム内のクロックを制御するシーケンサ回路
である。

９は表示メモリ４からのデータ（以下、ＦＷＤという）
１０を一時記憶するＦＩＦＯｌｌｌは、該Ｆ　Ｉ　ＦＯ
９のデータ入出力制御を行うＦＩＦ○制御回路、１２は
ＦＩＦＯからのデータ（以下、ＦＲＤという）１３を並
直列変換してビデオデータ１４を生成するシフター、１
５はビデオデータ１４とＣＲＴ同期信号３で表示を行う
表示ディスプレイである。

以下、本実施例の動作の概略について説明する。

ＣＰＵＩは、表示メモリ４をアクセスするためにシーケ
ンサ回路８に、ＣＰＵメモリアクセス要求信号４０を入
力する。これを受けてシーケンサ回′ＩＦ！Ｉ８は、表
示制御回路１に出力するＭ　ＣＬ　Ｋ　２１を停止する
ことによって、表示メモリアドレス２の更新を止める。

ＣＰＵ６は、表示メモリアドレス２の更新が止まってい
る間に、メモリコントローラ７を通して表示メモリ４と
アクセスを行う。

ＣＰＵ６が表示メモリ４をアクセスしている間、シーケ
ンサ回ｇ８は、表示制御回路ｌに対して常にＣＣＬＫ２
０を供給しているので、正常にＣＲＴ同期信号３は表示
システム１５に供給される。

ＦＩＦＯ９は、ＣＰＵアクセス前に記憶した表示データ
をシフター１２に供給する。

これにより、表示ディスプレイ１５は支障なく表示を行
う。

また、メモリアクセス終了後は、再度、シーケンサ回路
８がＭＣＬＫ２１を表示制御＠路１に供給することによ
り、更新された表示アドレス２によって読み出されたＦ
ＷＤ信号１０は、ＦＩＦＯ９の消費されたデータを補充
する。

以下、詳細に動作を説明する。

表示制御回路１は、シーケンサ回路８により供給される
ＣＣＬＫ信号２０によって生成するＣＲＴ同期信号３を
、表示システム１５に対して出力する。同時に、表示制
御回路１は、シーケンサ回路８により供給さ九るＭＣＬ
Ｋ信号２１によって表示メモリアドレス２を更新する。

メモリコントローラ７は１表示メモリ４に対する上記ア
ドレスから表示データを読み出し、ＦＩＦ○９内にデー
タが満ちるまで、表示メモリより読み出したデータＦＷ
Ｄ　１０を、Ｆ　Ｉ　ＦＯ９に対し転送する。

そして、ＦＩＦＯ９内にデータが満ちるとシーケンサ回
路に対して、ＦＩＦ○９が満ちたという情報を与えＭＣ
ＬＫＩＩを停止させる。

この時、ＦＩＦＯ制御回路１１は、ＦＩＦ○９内のデー
タを、ＣＣＬＫ信号２０と同じサイクルでシフター１２
に転送する。

シフター１２へ転送されたデータＦＲＤ１３は。

シフター１２において並直列変換され、ビデオデータ１
４となる９シフター１２は、該ビデオデータ１４を表示
ディスプレイ１５に出力する。表示ディスプレイ１５は
、上記ビデオデータ１４の表示を行う。

また、ＦＩＦＯ制御回路１１は、ＦＩＦＯ９内にシフタ
ー１２にデータを転送することによって生じるデータの
記憶可能な領域が生成されると、シーケンサ回路８に対
して、その旨通知する。

それを受けたシーケンサ回路８は、再度表示制御回路１
にＭＣＬＫ信号２１を供給し、表示メモリアドレス２の
更新を行い、表示メモリ４よりＦＩＦＯ９ヘデータを転
送する。

以下、第１図において、ＣＣＬＫ信号２０とＭＣＬＫ信
号２１が、同速度のクロックである場合、または、ＣＣ
ＬＫ信号２０とＭＣＬＫ信号２１が同一のクロックであ
る場合の表示データの転送サイクルを、第２図により説
明する。

第２図は、垂直帰線期間内から表示開始後４ラスタ分の
、タイミングを示す。

３０は、表示制御回路１が生成する、表示ディスプレイ
１５が表示中であることを示す表示信号（以下、ＤＩＳ
Ｐという）、３１は、ＦＩＦＯ制御回路１１が生成する
、表示メモリ４からＦＩＦＯ９のデータ転送が有効な期
間を示す信号（以下１ＭＤＩＳＰという）である。

ＤＩＳＰ信号３０は、ハイレベルがＣＲＴの表示期間を
示し、ロウレベルが帰線期間を示す。

ＭＤＩＳＰ信号３１は、ハイレベルがＦＩＦ○９への、
データ転送が可能な期間で、ロウレベルがデータ転送不
可期間を示す。

ＦＩＦＯ９が表示制御回路１に設定した表示期間内で２
ラスタ分以上の表示メモリデータが記憶可能である例に
ついて説明する。

後述するように１表示制御回路１は、ＣＣＬＫ信号２０
によってＤＩＳＰ信号３０を生成している。

Ｆ　Ｉ　ＦＯ９からシフター１２への転送データＦＲＤ
１３は、ＤＩＳＰ信号３ｏがイネーブル時に、ＣＣＬＫ
信号と同等の転送サイクルで転送する。

また、後述するように、表示制御回路１は、垂直帰線期
間内から１ＭＣＬＫ信号２１のサイクルで表示メモリア
ドレス２を更新する。そして、該表示メモリアドレスに
よって読み出したデータＦＷＤ信号１０を１ＭＣＬＫ信
号２１と同じサイクルでＦＩＦＯ９に、該ＦＩＦ○９を
満たす２うイン分のデータを、全て転送終了するまで転
送を行う。

なお、この間、表示制御回路上は、ＭＤＩＳＰ信号３１
をイネーブル状態とする。

２ラスタ期間分のデータＦＷＤ信号１０を、全てＦＩＦ
○９に転送するためには、２ラスタの表示期間分に相当
する時間を必要とする。

したがって、以上の処理より、２ラスタ期間中の残りの
２水平帰線期間に相当する期間を連続して、ＣＰＵ６の
表示メモリアクセス期間として使用することができる。

もし、Ｆ　Ｉ　ＦＯ９が、Ｎラス５分の表示データを記
憶できるものとすれば、ＣＰＵ６は、Ｎ倍の水平帰線期
間に相等する期間、連続して表示メモリ４をアクセスす
ることができ、データ転送の効率が向上する。

次に、第１図において、ＭＣＬＫ信号２１が、ＣＣＬＫ
信号２０に対して２倍高速なりロックである時のデータ
転送について説明する。

ＣＣＬＫ信号２０によって生成されるＤＩＳＰ信号３０
およびＦＲＤ信号１３の転送タイミングは、第２図のタ
イミングチャートと同様になる。

これに対してＭＣＬＫ信号２１と同等のサイクルである
ＦＷＤ信号１０転送サイクルは、ＦＲＤ信号１３転送タ
イミングに対して、２倍高速になる。このため、２ラス
タ期間分のＦＷＤ信号１０を、ＦＩＦＯ９に全て転送す
るために、１ラスタ期間分の表示期間に相当する期間を
必要とする。

したがって、ＣＰＵ６は、２ラスタ期間中で。

残りの１ラスタ期間と１水平帰線期間に相当する期間を
、連続して表示メモリアクセス期間として使用すること
ができる７ もし、ＦＩＦＯ９がＮラス５分の表示データを記憶でき
るものとすれば、ＣＰＵ６は、１７２Ｎ倍のラスタ期間
とＮ倍の水平帰線期間に相当する期間、連続して表示メ
モリ４をアクセスすることができ、大容量のデータ転送
を高速化することができる。

なお、以上の実施例においては、表示メモリアドレス２
の更新の中断を、ＭＣＬＫ信号２１の中断により制御し
たが、他の、制御信号による方法等によって制御しても
よい。

また１表示システムは、ＣＲＴ装置に限らず。

液晶ディスプレイ等、他のディスプレイ装置であっても
よい。

以下、前述したように、本発明に係る表示制御回路１の
詳細な実施例を、第４図を用いて説明する。

第４図は、表示制御回路１を示す図である。

図中、１０２はＣＣＬ　Ｋ　２０で動作する水平方向の
キャラクタをカウントするキャラクタカウンタ、１０４
は垂直方向にラスタをカウントするラインカウンタであ
る。

１０５は、表示期間と帰線期間を含む水平周期を決める
水平総文字数レジスタ１０５ａと、水平同期信号ＨＳＹ
ＮＣ１０７の幅１位置を決める水平同期開始位置レジス
タ１０５ｂと、水平同期終了位置レジスタ１０５ｃと、
を含む水平同期信号系レジスタである。

１０６８〜１０６ｊは、レジスタの値と、カウンタの値
を比較する比較器である。

１０８は、垂直の表示期間と帰線期間を含む垂直周期を
決める垂直総うイン数レジスタ１０８ａと、垂直同期信
号ＶＳＹＮＣ１０９の幅、位置を決める垂直同期開始位
置レジスタ］、　０８　ｂと、垂直同期終了位置レジス
タ１０８ｃと、を含む垂直同期系レジスタである。

１１０はＭＣＬＫ２１で動作する水平メモリカウンタ、
１１２は垂直方向にラスタをカウントする垂直メモリカ
ウンタ、１１３はメモリアドレス２を生成するＭＣＬＫ
２１で動作するメモリアドレスカウンタである。

１１５は、表示信号ＤＩＳＰ３０の幅を決める水平表示
文字数レジスタ１１５ａと、垂直表示文字数レジスタ１
１５ｂとを含む表示信号系レジスタである。

１１８は、メモリアドレスの開始値を設定するスタート
アドレスレジスタ１１８ａと１次うスクを開始する時に
加算するオフセット値を格納するオフセットレジスタ１
１８ｂと、を含むメモリアドレス系レジスタ。

１１７は、メモリアドレス系レジスタ１１８の値をアド
レスカウンタ１１３にロードさせる演算回路である。

１１９は、キャラクタカウンタ１０２およびラインカウ
ンタ１０４の比較信号により水平同期信号Ｈ８ＹＮＣ１
０７、垂直同期信号ＶＳＹＮＣ１０９、表示信号ＤＩＳ
Ｐ３０を生成する同期信号生成回路である。

１２０は、水平メモリカウンタ１１０および垂直メモリ
カウンタ１１２の値と、表示信号系レジスタ１１５との
値を、比較器１０６ｉ、１０６ｊで比較した結果より水
平表示メモリアドレス開始信号１２１および垂直表示メ
モリアドレス開始信号１２２を生成する、メモリアドレ
ス開始信号生成回路である。

以下、第４図の表示制御回路１の動作を、第５図、第６
図を参照して説明する。

第５図に従来の表示制御回路による表示アドレス発生期
間を、第６図に本実施例に係る表示メモリアドレス発生
期間を示す。

本実施例において、同期信号生成は、従来の表示制御回
路と同様に、第４図におけるキャラクタカウンタ１０２
、ラインカウンタ１０４、比較器１０６　ａ　−１０６
ｈ、表示信号系レジスタ１１５、水平同期信号系レジス
タ１ｏ８．同期信号生成回路１１９により行われる。

以下、同期信号の生成について説明する。

まず、水平同期信号１０７の生成について説明する。

キャラクタカウンタ１０２は、水平総文字数レジスタ１
０５の値とキャラクタカウンタ１０２との値を比較器１
０６ｂが比較して、クリア信号を生成するまで、ＣＣＬ
Ｋ２０でカウントアツプされる。１水平周期は、該キャ
ラクタカウンタのクリア解除からクリアされるまでの周
期をいう。

また水平同期信号ＨＳＹＮＣ１０７は、水平同期開始位
置レジスタ１０５ｂの値とキャラクタカウンタ１０２と
の値を比較器１０６ｃで比較した信号と、水平同期終了
位置レジスタ１０５Ｃの値とキャラクタカウンタ１０２
との値を比較ａ１０６ｄで比較した信号とより同期信号
生成回路１１９が生成する。

次に、垂直同期信号の生成について説明する。

ラインカウンタ１０４は、垂直総うイン数レジスタ１０
８ａの値とラインカウンタ１０４の値を比較器１０６ｆ
が比較してクリア信号を生成するまで、前記キャラクタ
カウンタをクリアする信号でカウントアツプされる。１
垂直周期は、該ラインカウンタのクリア解除からクリア
されるまでの周期を示す。

また垂直同期信号ＶＳＹＮＣ１０９は、垂直同期開始位
置レジスタ１０８ｂの値とラインカウンタ１０４の値を
比較器１０６ｇが比較した信号と、垂直同期終了位置レ
ジスタ１０８ｃとラインカウンタ１０４の値を比較器１
０６ｈが比較した信号と、同期信号生成回路１１９が生
成する。

表示期間信号ＤＩＳＰ３０は、以下のように生成される
。

まず、前記キャラクタカウンタ１０２のクリア信号と、
キャラクタカウンタの値と水平表示文字数レジスタ１１
５ａの値の比較結果水平表示期間信号を生成する。

次に、ラインカウンタ１０４のクリア信号と、ラインカ
ウンタと垂直表示文字数レジスタ１１５ｂの比較結果か
ら垂直表示期間信号を生成する。

そして、この２の表示期間信号より表示期間信号ＤＩＳ
Ｐ３０を生成する。

以下、本実施例に係る表示メモリアドレス２の生成につ
いて説明する。

第６図は、本実施例の表示制御回路１による表示メモリ
アドレス発生期間であり、図斜線部１２３は表示メモリ
アドレス２の出力期間である。

同期信号１０７，１０９の出力タイミングは、第５図で
示された従来のタイミングと同じである。

水平メモリカウンタ１１０は、その値と水平表示文字数
レジスタ１１５ａの値を比較器１０６ｉが比較して生成
するリセット信号が入力されるまでＭＣＬＫ２１サイク
ルでカウントを行う。

また、メモリアドレス開始信号生成回、１１．２０は、
水平表示メモリ開始信号１２１を、比較器１０６ｉ生成
したリセット信号により、水平メモリカウンタのリセッ
ト後のＩＭｃＬＫ期間アクティブにする。

垂直メモリカウンタ１１２は、その値と垂直表示文字数
レジスタ１１５ｂの値を比較器１０６ｊが比較して生成
するリセット信号が六方されるまで、上記水平メモリカ
ウンタ１１０のリセット信号によりカウントアツプする
。

また、メモリアドレス開始信号生成回路１２０は、水平
メモリカウンタ１１０のリセットと信号垂直メモリカウ
ンタ１１２のリセット信号により。

垂直表示メモリアドレス開始信号１２２を水平メモリカ
ウンタのリセット後の１ライン期間アクティブにする。

演算回路１１７は、ラインごとに５表示メモリアドレス
系レジスタ１１８ａに格納されているスタートアドレス
と１１８ｂに格納されているオフセット値から１次ライ
ン開始アドレスを演算して生成する。

表示メモリアドレス２を生成するメモリアドレスカウン
タ１１３は、上記水平メモリカウンタ１１０のリセット
期間に、前記次ライン開始アドレスをロードし、その値
よりＭＣＬＫサイクルでカウントアツプする。

オフセット値を適当に設定しておくことにより、以上の
動作で１次ラインの表示期間開始データに対応する水平
メモリアドレスを、前ラインの表示期間最終データに対
応する水平メモリアドレスと時間的に連続して出力する
ことができる。

また、メモリアドレスカウンタ１１３は、垂直メモリカ
ウンタのリセット期間に、スタートアドレスレジスタ１
１８ａに設定された次画面の開始アドレスをロードする
。

この処理で１画面分のメモリのスタートアドレスを、前
画面の表示エリア最終のメモリアドレスと時間的に連続
して発生させることができる。

該表示メモリアドレス２の出力期間を第６図中斜線部１
２３と考えると１ＭＣＬＫ２１を停止させることにより
生成される、ＣＰＵが表示メモリに対してアクセスでき
る期間は、図斜線部外１２４に対応する。

ちなみに、従来例における、該表示メモリアドレス２の
出力期間（第５図中の斜線領域）と本実施例における該
出力期間の比は、ＣＣＬＫ２０とＭＣＬＫ２１の周期の
比となる。

したがって、Ｃ：ＰＵが表示メモリに対してアクセスで
きる期間は、ＭＣＬＫの周期を小さくするほど増加する
ことができる。

なお、水平表示メモリ開始信号１２１、垂直表示メモリ
アドレス開始信号１２２は、メモリコントローラ７、Ｆ
ＩＦＯ制御回路１１に表示メモリによりＦＩＦＯへのデ
ータ転送のタイミングを通知するための信号であるが、
この通知は他方法により行ってもよい。

また、この通知は、表示制御回路の外部で表示メモリア
ドレスをデコードし前記データ転送のタイミングを検出
すること等により省いてもよい。

〔発明の効果〕

表示制御システムにおける水平帰線期間の利用性を向上
することができる。

また１表示制御システムにおける、ＣＰＵの表示メモリ
へのアクセス可能期間の絶対量を増加することができる
。

【図面の簡単な説明】

第１図は表示制御システムの構成を示すブロック図、第
２＠、第３図はＦＩＦＯのデータ転送タイミングを示す
説明図、第４図は表示制御回路の構成を示すブロック図
、第５図、第６図は表示メモリアドレスの発生期間を示
す説明図である。 １・・・表示制御回路、　４川表示メモリ、６・・・Ｃ
ＰＵ、　　　　　７・・・メモリコントローラ、９・・
・ＦＩＦＯｌ　　　　１１・・・ＦＩＦＯ制御回路。 １２・・・シフタ、　　　　１５・・・ディスプレイ、
１０２・・・キャラクタカウンタ。 １０４・・・ラインカウンタ、 １１０・・・水平メモリカウンタ、 １１２・・・垂直メモリカウンタ、 １１３・・・アドレスカウンタ。 １１７ ・・演算器。 （

Claims (1)

1. 【特許請求の範囲】 １、画像データを記憶する表示メモリから、ディスプレ
   イへの、画像データの読み出しを制御する表示制御回路
   であって、 第１のクロックで動作するディスプレイ用同期信号の発
   生手段と、 前記第１のクロックに比べ、より高速な第２のクロック
   で動作可能な表示メモリの読出アドレスの発生手段と、 を有することを特徴とする表示制御回路。 ２、画像データを記憶する表示メモリから、ディスプレ
   イへの、画像データの読み出しを制御する表示制御回路
   であって、 ディスプレイ用同期信号の発生手段と、 表示メモリの読出アドレスを発生するカウンタと、該カ
   ウンタに、表示期間最終の表示メモリの読出アドレス発
   生時に、次表示期間最初の表示メモリの読出アドレス値
   を設定する手段と、を有する表示メモリの読出アドレス
   の発生手段と、 を有することを特徴とする表示制御回路。 ３、ＣＰＵが発生した画像データの、ディスプレイへの
   表示を制御する表示制御システムであつて、 請求項１または２記載の表示制御回路を備え、かつ、生
   成した画像データをＣＰＵが書き込む表示メモリと、表
   示制御回路が表示メモリから読み出した画像データを記
   憶するＦＩＦＯと、表示制御回路が発生するディスプレ
   イ用同期信号に同期して、ＦＩＦＯに記憶された画像デ
   ータをディスプレイへ読み出す手段と、ＦＩＦＯの状態
   およびＣＰＵが表示メモリに書き込む画像データの有無
   に応じて、表示制御回路の表示メモリの読出アドレスの
   発生を制御する手段と、を有することを特徴とする表示
   制御システム。 ４、情報を処理し、その結果をディスプレイに表示する
   情報処理装置であって、請求項３記載の表示制御システ
   ムを具備することを特徴とする情報処理装置。