JPH0296301A

JPH0296301A - バリスタ素子

Info

Publication number: JPH0296301A
Application number: JP63248830A
Authority: JP
Inventors: Noboru Ebara; 江原　襄
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1990-04-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、電圧電流特性が非線形な抵抗素子であり、過
電圧抑制、雑音吸収、電圧安定、温度補償等の用途に用
いられるバリスタ素子に関する。

（従来の技術）印加電圧によって著しく抵抗値が変化し、電圧電流特性
が非線形であるバリスタ素子は２通常。

酸化亜鉛等の半導体粒子の焼結体（セラミック素子）に
電極を付して形成されている。

このセラミック素子を用いたバリスタ素子は。

粒界層に形成されるショットキー障壁にて電圧電流特性
が非線形になる。電流は実際には多数の粒界を通過する
ため、電圧電流特性の非線形が強調され、その特性は、
　１．ＣＶ”　　（１：電流、ｖ：電圧、Ｃおよびａ：
定数、ただしａｌｌ）で近似される。

（発明が解決しようとする課題）このようなセラミック素子に電極を付したバリスタ素子
は１通常、数ｍ以上の大きさがあるため。

ｔＣ回路、　ＬＳＩ回路等に用いることが困難である。

また、このようなセラミック素子を用いたバリスタ素子
は、電圧電流特性を精密に制御することは困難であり、
±２０％程度の特性誤差が生じることもある。さらに、
素子容量が大きいために、動作速度が遅いという欠点も
ある。

本発明は上記従来の問題を解決するものであり。

その目的は、所定の電圧電流特性とすることが容易であ
り、しかも、ＩＣ回路、　ＬＳＩ回路等にも用い得る小
型のバリスタ素子を提供することにある。

（課題を解決するための手段）本発明のバリスタ素子は、一対の半導体薄膜層と、各半
導体薄膜層にて挟まれて各半導体薄膜層とは電位障壁を
形成する絶縁性薄膜層と、を有してなり、そのことによ
り上記目的が達成される。

（実施例）以下に本発明を実施例について説明する。本発明のバリ
スタ素子は、第１図および第２図に示すように、ガラス
基板ｌｌ上に、矩形状をしたアルミニウム（ＡＩ）膜製
の電極１２と、該ＡＩ膜製電極１２上に設けられた一対
の酸化亜鉛（ＺｎＯ）半導体薄膜１３および１５と、こ
れらＺｎＯ半導体薄膜１３および１５にて挟まれた酸化
ビスマス（ＢｉｚＯｉ）絶縁性薄膜１４とを有する。

ＡＩ膜製電極１２は１例えば５１１！ＩｘｌＯ［ｌｌｌ
１）矩形状であって、厚さ１０μＩ程度となっている。

該ＡＩ膜製電極１２の一方の側部上には１例えば５鵬×
５１１ＩＩｌの大きさの酸化亜鉛（ＺｎＯ）半導体薄膜
１３が２μ鍋程度の厚さに積層されている。該ＺｎＯ半
導体薄膜１３は、該ＺｎＯ半導体薄膜１３を積層すべき
部分を除いてマスクで覆って、スパッタ堆積により積層
される。該ＺｎＯ半導体薄膜１３には、添加物は添加さ
れていないが、成膜中に自然に誘起した酸素欠陥により
半導体化され、比較的大きな導電性が認められた。

該ＺｎＯ半導体薄膜１３上には、該ＺｎＯ半導体薄膜１
３を覆い得る例えば７ｍｍＸ７ｍｍの大きさの酸化ビス
マス（ＢｉｚＯｓ）絶縁性薄膜１４が積層されている。

該Ｂｉ、Ｏ，絶縁性薄膜１４は、該Ｂｉ！０．絶縁性薄
膜１４を積層すべき部分を除いてマスクにて覆い、スパ
ッタ堆積により１〜３００人の厚さに成膜されている。

該旧ｔｏｓ絶縁性薄膜１４上には、　ＺｎＯ半導体膜１
５が積層されている。該ＺｎＯ半導体膜１５は、　Ｂｉ
ｚＯ１絶縁性薄膜１４の下側のＺｎＯ半導体薄膜１３と
同様に。

例えば５ＩＩＩＯ１×５ＩＩＩｆｌｌの大きさになって
いる。該ＺｎＯ半導体薄膜１５も、該ＺｎＯ半導体薄膜
１５を積層すべき部分を除いてマスクで覆い、スパッタ
堆積により、２μ■程度の厚さに成膜されている。

該ＺｎＯ半導体薄膜１５上には、　Ｉｎ−Ｇａ　（イン
ジウム−ガリウム）合金による電極１６が積層されてい
る。該電極１６は、ガラス基板１１上の＾ｌ膜製電極１
２および該Ａ１膜製電極１２上に積層されたＺｎＯ半導
体薄膜１３に電気的に接触しないように、積層されてい
る。

このような構成のバリスタ素子は、　Ｂｉ２Ｏ３絶縁性
薄膜１４がＺｎＯ半導体薄膜１３および１５にて挟まれ
た積層構造を有しており、各ＺｎＯ半導体薄膜１３およ
び１５に対してＢ１１０＊絶縁性薄膜１４は３ボルトの
電位障壁高さを有している。従って、該バリスタ素子は
、原理的には３ボルトの以下の電圧が印加されても電流
は流れず、３ボルト以上の電圧が印加されることにより
、トンネル効果等にてＢｉ、０゜絶縁性薄膜１４内を電
流が流れる。第３図は、第１図および第２図に示すバリ
スタ素子の電圧電流特性を示すグラフであり３ボルト程
度の電圧の印加により電流が通流する非線形となってい
る。その結果、一対のＺｎＯ半導体薄膜１３および１５
にて、Ｂｉ、０３絶縁性薄膜１４を挟む積層構造を、さ
らに３組積層してバリスタ素子を構成すれば、該バリス
タ素子は、理論的には、９ポルト以下の電圧が印加され
ても電流が流れず、９ボルト以上の電圧が印加されるこ
とにより、電流が流れる。

本発明のバリスタ素子では、半導体薄膜１３および１５
は、　ＺｎＯに限らず１例えばチタン酸ストロンチウム
、チタン酸バリウム等の酸化物半導体、あるいは元素半
導体や化合物半導体でもよい。そして、それらの半導体
成分に添加物を適当に添加して、半導体薄膜の抵抗を変
化させたものでもよい。

また、絶縁性薄膜１４もＢｉ　、０．に限らず５ｉＯｚ
であってもよく、添加物が適度に添加されていてもよい
。

本発明のバリスタ素子では、各半導体薄膜および絶縁性
薄膜を所定の膜厚にすることにより、絶縁性薄膜の半導
体薄膜に対して所定の電位障壁高さとすることができ、
その結果、所定の電圧電流特性を有するバリスタ素子が
得られる。このようなバリスタ素子を大量生産する場合
には、それぞれのバリスタ素子における各薄膜の膜厚を
均一に制御すれば、均一な電圧電流特性を有する大量の
バリスタ素子が得られる。

本発明のバリスタ素子では、電圧電流特性の非線形性を
強めること、電流が流れる印加電圧を高めることは、一
対の半導体薄膜とこれらにて挟まれた絶縁性薄膜との積
層構造を複数積層することにより可能となる。また、電
流容量は、半導体薄膜における抵抗を低下させることに
より、あるいは各薄膜の厚さおよび大きさを変更するこ
とにより変更し得る。半導体薄膜の抵抗は、該半導体薄
膜における半導体成分に添加物を添加することにより低
下させ得る。

（発明の効果）本発明のバリスタ素子はこのように、半導体薄膜と絶縁
性薄膜との積層構造を有しているため。

ＩＣ回路、　１３１図路等に好適に用い得るように小型
化することができる。しかも、電圧電流特性等を高精度
にて設定し得るため、用途に応じて電圧電流特性を変更
することができ、汎用性に優れている。

４、　゛　　の　　　な量゛　■ 第１図は本発明のバリスタ素子の一例を示す断面図、第
２図はその平面図、第３図はその電圧電流特性を示すグ
ラフである。

１１・・・ガラス基板、　１２・・−ＡＩ膜製電極、　
１３．１５・・・ＺｎＯ半導体薄膜、　１４・・・Ｂｉ
ｚＯ，絶縁性薄膜、　１６・・・ｎ−Ｇａ電極。

Claims

【特許請求の範囲】

１．　一対の半導体薄膜層と，各半導体薄膜層にて挟ま
れて各半導体薄膜層とは電位障壁を形成する絶縁性薄膜
層と，を有するバリスタ素子。