JPH0292755A - 車両用通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は複数の制御装置を用いて構成した車両用通信装
置に関し、特に複数の制御［Ｉ装置のうちいずれか−の
制御装置が非定常な動作を生じた場合であってもこれに
対する十分なフェールセーフ機能を有するようにした車
両用通信装置に関するものである。

（従来の技術） 近年においては自動車のエレクトロニクス化が推し進め
られており、これらはマイクロコンピュータ等の演算処
理手段を用いて種々の電子装置を制御するようにしてい
る。

ところでこのような複数の電子装置を制御するだめの配
線の束、即ちワイヤハーネスが肥大化し、複雑化するに
伴って車両の設計上における自由度が大きな制約を受け
ると共に、複雑化したワイヤハーネスの製造コストが増
大するという問題点を生じた。

そこで複数の制御装置のそれぞれが所定数の電子装置を
管轄すると共に、通信手段を介して各制御装置間のデー
タ通信を行うようにした車両用通信装置が提案されいる
。

このような車両用通信装置は低コストで高機能な制御シ
テスムを実現することができ、各制御装置の負担を大幅
に軽減すると共に、制御システムの信頼性が向上し製品
開発を短期間で行なうことができるという特徴を有する
。

（発明が解決しようとする課題） しかしながら、このような従来の車両用通信装置におい
ては、各制御装置は自己が管轄するセンサ等の電子部品
からの情報を直接入力すると共に、この情報に基く制御
信号を直接アクチュエータなどへ出力するようにしてお
り、複数の制御装置のうち、いずれか一つが非定常な動
作を生じたとすると、この非定常な動作を生じた制御装
置が管轄するアクチュエータを制御できなくなってしま
う虞れがあった。

本発明は上記事情に鑑みてなされたもので、複数の制御
装置のうち、いずれか一つが非定常な動作を生じた場合
であっても、これに対する充分なフェールセーフ礪能を
備えた車両用通信装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため本発明が提供する手段は、第１
図に示すように複数の制御装置２のそれぞれは伝送線Ｄ
Ｌを介して対応するアクチュエータ４を制御するととも
に、通信手段６を介して前記各制御装置２．２間の通信
を行なう車両用通信装置において、前記制御装置２が非
定常状態であることを検出する検出手段８と、前記検出
手段８がいずれかの制御装置２の非定常状態を検出した
ときにこの制御装置２と前記アクチュエータ４を切り離
して当該アクチュエータ４を前記通信手段６を介して他
の制御装置２と接続するための切換手段１０とを有して
構成した。

（作用） 本発明は複数の制御装Ｍ２を設けると共に、それぞれの
制御装置２は伝送線ＯＬを介して自己の管轄するアクチ
ュエータ４と接続されている。

各制御装置２は伝送線ＤＬを介して対応するアクチュエ
ータ４を制御する。これらの各制御装置２問には通信手
段６を設けており、この通信手段６を介して各制御装置
２，２間のデータ通信を行うようにしている。また制御
装置２が非定常状態であることを検出するための検出手
段８を有しており、この検出手段８が−の制御装置２の
非定常状態を検出すると、切換手段１０が動作してこの
制御装置２と前記アクチュエータ４を切離すと共に、こ
のアクチュエータ４を前記通信手段６を介して伯の制御
装置２と接続するようにしている。

（実施例） 以下、図面を参照して本発明に係る一実施例を詳細に説
明する。

まず第２図を参照して全体的な構成を説明する。

制御装置１ａと通信装＠３ａはアドレスバス５ａ、ライ
ト信号線７ａ、リード信号線９ａ及びデータバス１１ａ
を介して接続されており、制御装＠１ａと通信装置３ａ
との間でデータの通信を行う。また制御装置１ａは出力
信号線１３ａ及び通信装［３ａを介して出力信号線２３
ａと接続されている。また入力信号線２５ａは通信装置
３ａ及び入力信号線１５ａを介して制御装置１ａと接続
されている。入力信号線２５ａには複数のスイッチ等が
接続されており、これらのスイッチの操作に関する情報
が通信制御装Ｍ３ａを介して制御装置１ａへ与えられる
。制御装置１ａはマイクコンピュータ等の演算処理手段
を内蔵しており、前述した各種スイッチからの情報を入
力すると、これらの情報に基いて種々の制御処理を実行
する。即ち出力信号線２３ａには複数のアクチュエータ
が接続されており、制御装置１ａからの制御信号が通信
装置３ａを介して対応するアクチュエータへ与えられる
。

ウオッチドックタイマ３１ａは制御装置１ａと接続され
ると共に、通信ＷＡａ３ａと接続されている。このウオ
ッチドックタイマ３１ａはカウンタを内蔵しており、制
御装置１ａから入力する所定周期毎のクロックパルス３
３ａによって内蔵したカウンタをリセットさせるように
している。ここで制御装置１ａに内蔵したマイクロコン
ピュータが、例えばプログラム暴走等を生じてクロック
バルス３３ａが得られなくなると、ウオッチドックタイ
マ３１ａに内蔵したカウンタがカウントアツプして制御
装置１ａが障害を生じた旨のエラー検出信号３５ａを通
信装置３ａへ出力する。すなわちウォッチドッグタイマ
３１ａは制御装置１ａが非定常状態であることを検出す
るための検出手段として機能する。

また同様に制御装置１ｂと通信製Ｅ３ｂと、ウォッチド
ッグタイマ３１１）が設けられている。制御装置１ｂは
アドレスバス５ｂ、ライト信号線７ｂ、リード信号線９
ｂ及びデータバス１１ｂを介して通信装置３ｂと接続さ
れている。また制御装置１ｂは出力信号線１３ｂ及び通
信装置３ｂを介して出力信号線２３ｂと接続されている
。入力信号線２５ｂは通信装置装置３ｂ及び入力信号線
１５ｂを介して制御装置１ｂと接続されている。またウ
ォッチドッグタイマ３１ｂは制（財）装置１ｂが非定常
状態であることを検出するための検出手段である。

通信装置３ａと通信装置３ｂは通信アドレス線４３及び
通信データ線４５を介して接続されている。またアドレ
ス発生器４１が通信アドレス線４３と接続されている。

このアドレス発生器４１は例えば４次のＭ系列符号をア
ドレス符号として出力する。

次に第３図を参照して通信装置３ａ及び３ｂのうち通信
装置３ａの内部構成を代表して説明する。

第３図に示すように通信装置３ａはインタフェース部５
１と、データ通信部５３と、アクセスタイミングコント
ローラ５５と、分散共有メモリ５７とから構成されてい
る。

まずインタフェース部５１を説明すると、レジスタセレ
クタ６１はアドレスバス５ａを介して制御装置１ａと接
続されている。間接アドレスレジスタ６３はライト信号
線７ａを介して制御装置１ａと接続されている。また間
接アドレスレジスタ６３、書き込みレジスタ６５及び読
み出しレジスタ６７のそれぞれはデータバス１１ａを介
して制御装置１・ａと接続されている。また読み出しレ
ジスタ６７はリード信号線９ａを介して制御装置１ａと
接続されている。これらのレジスタ即ち間接アドレスレ
ジスタ６３と、書き込みレジスタ６５と読み出しレジス
タ６７はそれぞれ固有のアドレスが割当てられており、
外部装置からアクセスすることができる。占き込みレジ
スタ６５はデータバス１１ａを介して入力したデータ情
報をメモリデータバス８１へ出力する。また読み出しレ
ジスタ６７はメモリデータバス８１を介して入力したデ
ータ情報をデータバス１１ａを介して出力する。

アドレスデコーダ６９は間接アドレスレジスタ６３と接
続されており、この間接アドレスレジスタ６３から入力
したアドレス情報をデコードし、このアドレス情報をメ
モリアドレスバス８３を介して出力する。

次にデータ通信部５３の内部構成を説明すると、通信ア
ドレスレジスタ７１は通信アドレス線４３を介してアド
レス発生器４１及び通信装置ｆ３ｂと接続されている。

この通信アドレスレジスタ７１はアドレス発生器４１か
らのＭ系列符号で成るアドレス符号を入力すると、この
アドレス符号をアドレスデコーダ７７へ出力する。アド
レスデコーダ７７は通信アドレスレジスタ７１から入力
したアドレス符号をデコードし、このアドレス符号をメ
モリアドレスバス８３を介して出力する。またアドレス
デコーダ７７はデータの送信又は受信のタイミングを制
御するための図示しない送受信制御手段と接続されてお
り、この送受信制御手段からの送受信制御信号Ｓを入力
する。アドレスデコーダ７７は入力した送受信制御信号
Ｓに基いて送受信切換信号８５をアクセスタイミングコ
ントローラ５５、受信データレジスタ７３及び送信デー
タレジスタ７５のそれぞれに出力する。

アクセスタイミングコントローラ５５はメモリアドレス
バス８３を介してアドレスデコーダ６９、アドレスデコ
ーダ７７及び分散共有メモリ５７のそれぞれと接続され
ている。またアクセスタイミングコントローラ５５はア
ドレスデコーダ６９及びアドレスデコーダ７７へ出力切
換信号９１を送出する。これによってアクセスタイミン
グコントローラ５５は分散共有メモリ５７に対するイン
クフェース部５１からアクセスのタイミングと、データ
通信部５３からのアクセスのタイミングとを制御する。

またアクセスタイミングコントローラ５５はメモリリー
ド信号９７及びメモリライト信号９９を分散共有メモリ
５７へ出力しており、分散共有メモリ５７に対するデー
タの読み出しタイミング及び書き込みタイミングを制御
する。またアクセスタイミングコントローラ５５はモー
ド切換信号１０１を入力すると、強制的に動作モードを
切換えて制御装置１ａからのインタフェース部５１を介
してなされる分散共有メモリ５７に対するアクセスを禁
止する。

分散共有メモリ５７はメモリデータバス８１を介して書
き込みレジスタ６５、読み出しレジスタ６７、受信デー
タレジスタ７３及び送信データレジスタ７５のそれぞれ
と接続されている。

分散共有メモリ５７と入力信号１ｍ１５ａ、２５ａとの
間には図示しない接続手段が設けられており、通常の通
信制御装置３ａと３ｂとのデータ通信時においては分散
共有メモリ５７とこれらの入力信号線１５ａ、２５ａと
を切離す。また前述したモード切換信号１０１が分散共
有メモリ５７から出力されるとこの接続手段が動作して
分散共有メモリ５７と入力信号線１５ａ、２５ａとを接
続する。出力信号線１３ａはゲート回路１１１を介して
出力信号１２３ａと接続されている。また前述したと同
様に出力信号線２３ａと分散共有メモリ５７との閂には
図示しない接続手段が設けられており、通常の通信制御
装置３ａと３ｂとのデータ通信時においては分散共有メ
モリ５７と出力信号線２３ａとが切離されている。また
前述したモード切換信号１０１が分散共有メモリ５７か
ら出力されると分散共有メモリ５７と出力信号線２３ａ
とが接続される。また同時にゲート回路１１１が前述し
たモード切換信号１０１を入力すると出力信号線１３ａ
と出力信号線２３ａとを切離す。

このような内部構成は通信制御装置３ｂについても同様
であり詳細な説明を省略する。

次に第４図を参照して分散共有メモリ５７の記憶領域の
割付けについて説明する。アドレス発生器４１が４次の
Ｍ系列符号をアドレス符号として出力していることから
、アドレス１番地からアドレス１５番地までを指定する
ことができる。第４図に示すようにアドレス１番からア
ビ９２フ番地までの領域５７ａを制御袋＠１ａに割当て
ると共に、アドレス９番地から１４番地までの領域５７
Ｃを制御装置ｌｂへ割当てている。またアドレス８番地
の領ｂＸ５７ｂは制御装置１ａに関するエラー情報を記
憶するための領域として設定している。

また同様にアドレス１５番地の領域５７ｄは制御装置１
ｂに関するエラー情報を記憶するための領域として設定
している。この領域５７ａ及５７ｂに記憶された情報は
送信情報としてデータ通信部５３及び通信装置３ｂを介
して制御装置１ｂへ伝送される。また制御袋＠１ｂから
の情報は通信装置３ｂ及びデータ通信部５３を介して領
１４５７０または５７ｄへ記憶される。又制御装置１ａ
が障害を生じた場合において、制御装置１ｂが制御袋Ｎ
１ａ　Ｇ−関するエラー情報を確認すると、このエラー
情報を確認した旨の情報がＩ！ｔｄ５７ｄへ記憶される
。このように制御装置１ｂによって制御装置１ａのエラ
ー情報を確認した旨の情報が領域５７ｄへ書き込まれる
と、分散共有メモリ５７から前述したモード切換信号１
０１が出力されるようになっている。

次に動作を説明する。

まず通信部ｆｔ３ａと３ｂとの間における正常時の通信
動作を説明する。アドレス発生器４１は４次のＭ系列符
号をアドレス符号として順次出力しており、このアドレ
ス符号は通信アドレス線４３を介して通信アドレスレジ
スタ７１へ順次入力される。アドレスデコーダ７７は通
信アドレスレジスタ７１からのアドレス符号をデコード
し、これをメモリアドレスバス８３へ出力する。

まず通信装置３ａからデータを通信装置３ｂへ送信する
場合の動作を説明する。データ送信時においてはアドレ
スデコーダ７７が送受信制御信号Ｓにもとづいて送受信
切換信号８５をアクセスタイミングコントローラ５５及
び送信データレジスタ７５へ出力する。またアクセスタ
イミングコントローラ５５がラッチ信号１０９を送信デ
ータレジスタ７５へ出力すると共に、メモリリード信号
９７を分散共有メモリ５７へ出力する。これにより分散
共有メモリ５７では前述したメモリアドレスバス８３を
介して入力したアドレスに対応する領域のデータが読み
出され、この読み出されたデータはメモリデータバス８
１を介して出力される。

このようにして分散共有メモリ５７から読み出されたデ
ータは送信データレジスタ７５でラッチされ、通信デー
タ線４５を介して通信装置３ｂへ送信される。

次に通信装＠３ａが通信装置３ｂからのデータを受信す
る場合の動作を説明する。

データ受信時においてはアドレスデコーダ７７が送受信
制御信＠Ｓに基いて送受信切換信号８５をアクセスタイ
ミンクコントローラ５５及び受信データレジスタ７３へ
出力する。これにより受信データレジスタ７３が動作し
て通信装置ｉ３ｂから伝送されるデータを通信データ線
４５を介して受信する。次にアクセスタイミングコント
ローラ５５は出カイネーブル信＠１０７を受信データレ
ジスタ７３へ出力すると共に、メモリライト信号９９を
分散共有メモリ５７へ出力する。これにより分散共有メ
モリ５７ではメモリアドレスバス８３を介して入力して
アドレスに対応する領域へ受信データレジスタ７３から
のデータが順次格納される。

次に制御装置１ａが非定常な動作をした場合のいわゆる
フェールセーフ機能に関する作用を説明する。

制御装置１ａが非定常な動作を生じると、ウオッチドッ
クタイマ３１ａがエラー検出信号３５ａを通信制御装置
３ａへ出力する。通信装置３ａではエラー検出信号３５
ａを入力すると、このエラー検出信号３５ａを分散共有
メモリ５７のｇＡ域５７ｂへ格納する。

次に前述した通信装置３ａと通信装置３ｂとのデータ通
信において、メモリアドレスバス８３を介して領ｉｉｉ
！５７ｂが指定されると、分散共有メモリ５７の領域５
７ｂに格納されたエラー情報がデータ通信部５３及び通
信装置３ｂを介して制御装置１ｂへ送信される。これに
より制御装置１ｂが制′ＩＢ装置１ａ１．：１１１］す
るエラー情報を確認すると、この確認情報を通信データ
線４５を介して通信装置３ａへ伝送する。通信装置３ａ
ではこの確認情報を分散共有メモリ５７の領域５７ｄへ
格納する。

通信装置３ａでは分散共有メモリ５７の領域５７ｄへ前
述した確認情報が書き込まれると、モード切換信号１０
１がアクセスタイミングコントローラ５５及ゲート回路
１１１へ出力される。これによりアクセスタイミングコ
ントローラ５５が非定常時に関する動作モードに切換わ
ると共に、ゲート回路１１１が出力信号線１３ａと出力
信号線２３ａとを切離す。また同時に分散共有メモリ５
７と出力信号線２３ａとが接続されると共に、分散共有
メモリ５７と入力信号線２５ａとが接続される。またア
クセスタイミングコントローラ５５はモード切換信号１
０１を入力すると、例えばＬレベルの出力切換信号９１
をアドレスデコーダ６９へ出力し、このアドレスデコー
ダ６９からメモリアドレスバス８３ヘアドレス情報が出
力されるのを禁止する。またアクセスタイミングコント
ーラ５５は書き込みレジスタ６５に対する出力イネーブ
ル信号９３を反転させて書き込みレジスタ６５をディス
イネーブル状態に設定する。これにより古き込みレジス
タ６５はメモリデータバス８１に対するデータの出力を
禁止される。従って非定常な動作を生じた制御装置１ａ
からの分散共有メモリ５７に対するアクセスが禁止され
る。

以上の如＜ｆｌｉｌＪ′ＩＩＪ装置１ａからの分散共有
メモリ５７に対するアクセスが禁止された状態で前述し
た通信ｉ置３ａと通信装置３ｂとの間でデータ通信が実
行される。すなわちアドレスデコーダ７７及びメモリア
ドレスバス８３を介して入力したアドレス符号に基いて
分散共有メモリ５７の領域５７ａが指定されると、この
領域５．７ａに格納された情報はデータ通信部５３を介
して通信装ｆｆ３ｂへ送信される。ここで゛制御装置１
ｂは制御装置１ａが非定常状態であることを確認してお
り、制御装置１ａに代ってこの制御装置１ａが処理すべ
き種々の制御処理を行う。例えば通信装置Ｆ３ｂに内蔵
される分散共有メモリ５７の記憶領域の内、予め制御装
置１ａに割当てられた領域を制御装置１ａの処理を代行
するための通信エリアとして使用する。具体的に説明す
ると、制御装置１ｂは通信装置３ａの分散共有メモリ５
７の領域５７ａに格納された情報を受信すると、この受
信した情報に基いて種々の制御処理を実行し、処理され
たデータを自己の分散共有メモリ、即ち通信装置３ｂに
内蔵された分散共有メモリ５７の領域５７ａへ格納する
。通信装置３ｂ側の分散共有メモリ５７の領域５７ａに
格納されたデータは通信データ線４５を介して通信装置
３ａへ伝送される。通信装置３ａではこの処理されたデ
ータを分散共有メモリ５７の領域５７ｃへ格納する。分
散共有メモリ５７の領域５７ｃは出力信号線２３ａと接
続されており、制御装置１ｂによって処理されたデータ
が出力信号１１２３ａを介して対応するアクチュエータ
へ送出される。

以上の如く制御袋ｆｆ１１ａが非定常な動作を生じた場
合にはこの制御装置１ａが管轄するアクチュエータは制
御装置１ｂによって制御される。

なお、前述した実施例ではＩ１１御装置１ａが非定常な
動作を生じた場合に制御装置１ｂによって制御処理を代
行する場合を例にとって説明したが、逆の場合、即ち制
御装置１ｂが非定常な動作を生じた場合にＩＩ　ｍ装置
ｆｌａがこれを代行する場合も同様である。

以上の如（分散共有メモリを複数の制御装置で共有する
ように構成したことから、一方の制御装置が非定常な動
作を生じた場合であっても分散共有メモリの記憶領域を
有効に活用することができる。

［発明の効果］ 以上説明してきたように本発明によれば、検出手段がい
ずれかの制御装置の非定常状態を検出したときにこの非
定常状態の制御装置が管轄するアクチュエータ等の制御
処理に必要な情報を他の制御装置へ伝送するようにした
ことにより、一方の制御装置が非定常な動作を生じてア
クチュエータ等に対する制御処理を実行できなくなった
場合においてもこれを他の制御装置へ容易に代行させる
ことができ、確実にフェールセーフ機能を実現すること
ができる。

【図面の簡単な説明】

第１図はクレーム対応図、第２図は本発明の一実施例が
適用される車両用通信装置の全体的な構成を示したブロ
ック図、第３図は第２図の要部を示したブロック図、第
４図は分散共有メモリの記憶領域の割当てを示した説明
図である。 １ａ、Ｉｂ・・・制御装置 ３ａ　、３ｂ・・・通信装置 ５３・・・データ通信部 ５５・・・アクセスタイミングコントローラ５７・・・
分散共有メモリ １３ａ、１３ｂ・・・出力信号線 １１１・・・ゲート回路 第１図

Claims (1)

1. 【特許請求の範囲】 複数の制御装置のそれぞれは伝送線を介して対応するア
   クチュエータを制御するとともに、通信手段を介して前
   記各制御装置間の通信を行なう車両用通信装置において
   、 前記制御装置が非定常状態であることを検出する検出手
   段と、 前記検出手段がいずれかの制御装置の非定常状態を検出
   したときにこの制御装置と前記アクチュエータを切り離
   して当該アクチュエータを前記通信手段を介して他の制
   御装置と接続するための切換手段と、 を有することを特徴とする車両用通信装置。