JPH0291892A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH0291892A JPH0291892A JP63242721A JP24272188A JPH0291892A JP H0291892 A JPH0291892 A JP H0291892A JP 63242721 A JP63242721 A JP 63242721A JP 24272188 A JP24272188 A JP 24272188A JP H0291892 A JPH0291892 A JP H0291892A
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- JP
- Japan
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- signal
- chip
- control signal
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- inverse
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- Pending
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- 230000006378 damage Effects 0.000 abstract description 4
- 230000003111 delayed effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に関し、特に内部書込み制御信号を
作成するメモリ回路に関する。
作成するメモリ回路に関する。
従来のメモリ回路は、かかる内部書込み制御信号を作成
するにあたり、インバータ素子を用いて作成している。
するにあたり、インバータ素子を用いて作成している。
第３図は従来の一例を説明するためのメモリ回路図であ
る。
る。
第３図に示すように、従来のメモリ回路はデイジット線
ＤＧ、ＤＧおよびワード線ＷＯＲＤの交点所定個所にメ
モリセル５を配置している。かかるメモリ回路において
、チップ書込み制御信号ＷＥを入力するインバータ回路
６がらは内部書込み制御信号Ｗを生成する。このメモリ
の読出し動作時において、ＷＥは高レベル、Ｗは低レベ
ルとなり、ＰチャネルトランジスタＰｉ、Ｐ２およびＮ
チャネルトランジスタＮ１．Ｎ２はすべてオフとなる。
ＤＧ、ＤＧおよびワード線ＷＯＲＤの交点所定個所にメ
モリセル５を配置している。かかるメモリ回路において
、チップ書込み制御信号ＷＥを入力するインバータ回路
６がらは内部書込み制御信号Ｗを生成する。このメモリ
の読出し動作時において、ＷＥは高レベル、Ｗは低レベ
ルとなり、ＰチャネルトランジスタＰｉ、Ｐ２およびＮ
チャネルトランジスタＮ１．Ｎ２はすべてオフとなる。
従って、ＷＢ、ＷＢとも高インピーダンス状態になるの
で、ＤＩＮ情報はＤＢ、ＤＢに伝わらない。
で、ＤＩＮ情報はＤＢ、ＤＢに伝わらない。
一方、書込み動作時において、ＷＥは低レベル、Ｗは高
レベルになる。この時、ＤＩＮが高レベルであるとする
と、Ｐ２．Ｎｌチャネルトランジスタがオフする。従っ
て、ＷＢが高レベル、ＷＢが低レベルになるので、ＤＩ
Ｈの情報がＷＢに、そのＤＩＮの逆相の情報がＷＢに伝
達され、ＤＢ、ＤＢからディジイツト線ＤＧ、ＤＧを経
由してメモリセル５に書込まれる。
レベルになる。この時、ＤＩＮが高レベルであるとする
と、Ｐ２．Ｎｌチャネルトランジスタがオフする。従っ
て、ＷＢが高レベル、ＷＢが低レベルになるので、ＤＩ
Ｈの情報がＷＢに、そのＤＩＮの逆相の情報がＷＢに伝
達され、ＤＢ、ＤＢからディジイツト線ＤＧ、ＤＧを経
由してメモリセル５に書込まれる。
第４図（ａ）、（ｂ）はそれぞれチップ書込み制御信号
幅が大および小のときの第３図に示す回路各部の動作を
説明するための波形図である。
幅が大および小のときの第３図に示す回路各部の動作を
説明するための波形図である。
第４図（ａ）に示すように、チップ書込み制御信号の幅
が大きいときであれ、また第４図（ｂ）に示すように、
チップ書込み制御信号の幅が小さいときであれ、ＷＢお
よびＷＢに出力が表れる。
が大きいときであれ、また第４図（ｂ）に示すように、
チップ書込み制御信号の幅が小さいときであれ、ＷＢお
よびＷＢに出力が表れる。
上述した従来のメモリ回路の読出し動作時において、チ
ップ書込み制御信号ＷＥは常に高レベルに保たれるが、
チップ内部の電源レベルの揺れの影響を受けて等測的に
ＷＥに下向きのノイズが入ったように見える場合がある
。
ップ書込み制御信号ＷＥは常に高レベルに保たれるが、
チップ内部の電源レベルの揺れの影響を受けて等測的に
ＷＥに下向きのノイズが入ったように見える場合がある
。
上述した従来の回路においては、内部書込み信号Ｗはイ
ンバータ列で作ったＷＥの逆相信号となっているので、
ＷＥに下向きのノイズが入った際にＷに上向きのノイズ
が発生しＷが高レベルの期間、チップ内部は書込み動作
時と同じ様に動作する。この場合、ＷＢ、ＷＢの高イン
ピーダンス状態が解除され、ＤＩＮの不確定な情報がＷ
Ｂ、ＷＢに伝わり、ＤＢ、ＤＢ、ＤＧ、ＤＧを経てメモ
リセルに伝わる。このため、ＤＢ、ＤＢ上の読出しデー
タや読出しセルのデータを破壊してしまうという欠点が
ある。
ンバータ列で作ったＷＥの逆相信号となっているので、
ＷＥに下向きのノイズが入った際にＷに上向きのノイズ
が発生しＷが高レベルの期間、チップ内部は書込み動作
時と同じ様に動作する。この場合、ＷＢ、ＷＢの高イン
ピーダンス状態が解除され、ＤＩＮの不確定な情報がＷ
Ｂ、ＷＢに伝わり、ＤＢ、ＤＢ、ＤＧ、ＤＧを経てメモ
リセルに伝わる。このため、ＤＢ、ＤＢ上の読出しデー
タや読出しセルのデータを破壊してしまうという欠点が
ある。
本発明の目的は、従来のかかる読出しデータや読出しセ
ルのデータの破壊を防止するメモリ回路を提供すること
にある。
ルのデータの破壊を防止するメモリ回路を提供すること
にある。
本発明のメモリ回路は、チップ書込み信号およびこのチ
ップ書込み信号を入力とする遅延素子の出力との論理を
とった信号により内部書込み制御信号を生成することに
より、読出し動作時に読出し動作レベルに保たれている
チップ書込み制御信号がチップ内部の電源の揺れの影響
により、ある期間書込み動作レベルとなっても、どのメ
モリセルにも書込みを行わないように構成される。
ップ書込み信号を入力とする遅延素子の出力との論理を
とった信号により内部書込み制御信号を生成することに
より、読出し動作時に読出し動作レベルに保たれている
チップ書込み制御信号がチップ内部の電源の揺れの影響
により、ある期間書込み動作レベルとなっても、どのメ
モリセルにも書込みを行わないように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するためのメモリ回路
図である。
図である。
第１図に示すように、かかるメモリ回路は第３図に示し
た従来のメモリ回路におけるインバータ回路６の代りに
遅延回路１を用いたものである。
た従来のメモリ回路におけるインバータ回路６の代りに
遅延回路１を用いたものである。
すなわち、遅延回路１はチップ書込み制御信号ＷＥを入
力し遅延されたＷＥ’ を出力する遅延素子２と、チッ
プ書込み制御信号ＷＥと前記遅延出力ＷＥ’ とを入力
し内部書込み信号Ｗを出力するノア回路３とで構成して
いる。
力し遅延されたＷＥ’ を出力する遅延素子２と、チッ
プ書込み制御信号ＷＥと前記遅延出力ＷＥ’ とを入力
し内部書込み信号Ｗを出力するノア回路３とで構成して
いる。
ここで、読出し動作時についてみると、゛チップ書込み
制御信号ＷＥが高レベルとなり、その後遅延出力ＷＥ’
も高レベルとなる。それ故、チップ書込み制御信号ＷＥ
と遅延出力ＷＥ’を入力とするノア回路３の出力信号で
あるＷは、チップ書込み制御信号ＷＥが高レベルになる
とともに、低レベルになる。また、ＰチャネルＭＯ３）
ランジスタＰｉ、Ｐ２とＮチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２とはすべてオフし、ＷＢ、ＷＢは高インピー
ダンス状態となるので、ＤＩＨの情報はＤＢおよびＤＢ
に伝達されないことになる。
制御信号ＷＥが高レベルとなり、その後遅延出力ＷＥ’
も高レベルとなる。それ故、チップ書込み制御信号ＷＥ
と遅延出力ＷＥ’を入力とするノア回路３の出力信号で
あるＷは、チップ書込み制御信号ＷＥが高レベルになる
とともに、低レベルになる。また、ＰチャネルＭＯ３）
ランジスタＰｉ、Ｐ２とＮチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２とはすべてオフし、ＷＢ、ＷＢは高インピー
ダンス状態となるので、ＤＩＨの情報はＤＢおよびＤＢ
に伝達されないことになる。
一方、書込み動作時においては、チップ書込み制御信号
ＷＥが低レベルとなり、その後遅延出力ＷＥ’ も低レ
ベルとなる。それ故、ノア回路３の出力信号であるＷは
、遅延出力ＷＥ“が低レベルとなるとともに、高レベル
になる。ここで、ＤＩＮが高レベルであるとすると、Ｐ
チャネルＭＯＳトランジスタレ１とＮチャネルＭＯＳト
ランジスタＮ２とがオンし、反対にＰ２とＮ１とがオフ
となる。それ故、ＷＢが高レベル、ＷＢが低レベルとな
り、ＤＩＨの情報がＷＢ、ＷＢに伝達され、ＤＢ、ＤＢ
からＤＧ、ＤＧを経てメモリセル５に書込まれる。
ＷＥが低レベルとなり、その後遅延出力ＷＥ’ も低レ
ベルとなる。それ故、ノア回路３の出力信号であるＷは
、遅延出力ＷＥ“が低レベルとなるとともに、高レベル
になる。ここで、ＤＩＮが高レベルであるとすると、Ｐ
チャネルＭＯＳトランジスタレ１とＮチャネルＭＯＳト
ランジスタＮ２とがオンし、反対にＰ２とＮ１とがオフ
となる。それ故、ＷＢが高レベル、ＷＢが低レベルとな
り、ＤＩＨの情報がＷＢ、ＷＢに伝達され、ＤＢ、ＤＢ
からＤＧ、ＤＧを経てメモリセル５に書込まれる。
第２図（ａ＞、（ｂ）はそれぞれチップ書込み制御信号
幅が大および小のときの第１図に示す回路各部の動作を
説明するための波形図である。
幅が大および小のときの第１図に示す回路各部の動作を
説明するための波形図である。
第２図（ａ）に示すように、チップ書込み制御信号ＷＥ
の幅が大きい、すなわち書込み動作時のように、この制
御信号ＷＥの書込み動作レベルく低レベル）の期間がＷ
ＥとＷＥ’の遅延時間よりも長いときには、ノア３の出
力ＷおよびＷＢ、ＷＢに出力が表われる。
の幅が大きい、すなわち書込み動作時のように、この制
御信号ＷＥの書込み動作レベルく低レベル）の期間がＷ
ＥとＷＥ’の遅延時間よりも長いときには、ノア３の出
力ＷおよびＷＢ、ＷＢに出力が表われる。
また、第２図（ｂ）に示すように、読出し動作時にチッ
プ書込み制御信号ＷＥに下向きのノイズが入った場合、
制御信号ＷＥの下向きのノイズと遅延出力ＷＥ’のノイ
ズに一定の遅延時間があるため、書込み制御信号ＷＥと
遅延出力ＷＥ’のノア論理の出力信号Ｗに上向きノイズ
は発生しないので、メモリセル５内は書込み動作状態に
はならない。すなわち、チップ書込み制御信号ＷＥの書
込み動作レベル（低レベル）の期間がＷＥとＷＥ′の遅
延時間よりも短い場合は、内部は書込み動作状態とはな
らず、どのメモリセル５に対しても書込まれることはな
い。
プ書込み制御信号ＷＥに下向きのノイズが入った場合、
制御信号ＷＥの下向きのノイズと遅延出力ＷＥ’のノイ
ズに一定の遅延時間があるため、書込み制御信号ＷＥと
遅延出力ＷＥ’のノア論理の出力信号Ｗに上向きノイズ
は発生しないので、メモリセル５内は書込み動作状態に
はならない。すなわち、チップ書込み制御信号ＷＥの書
込み動作レベル（低レベル）の期間がＷＥとＷＥ′の遅
延時間よりも短い場合は、内部は書込み動作状態とはな
らず、どのメモリセル５に対しても書込まれることはな
い。
しかるに、チップ書込み制御信号ＷＥが読出し動作中は
高レベルに保たれているが、このチップ内部の電源の揺
れの影響を受けてＷＥに下向きのノイズが入る場合があ
る。これに対し、発生するノイズの幅よりもＷＥとＷＥ
’の遅延を広くしておけば、読出し動作途中にＷＥの下
向きノイズにより内部が書込み動作をしてしまい、読出
しデータやセルデータの破壊をおこすということも解消
される。
高レベルに保たれているが、このチップ内部の電源の揺
れの影響を受けてＷＥに下向きのノイズが入る場合があ
る。これに対し、発生するノイズの幅よりもＷＥとＷＥ
’の遅延を広くしておけば、読出し動作途中にＷＥの下
向きノイズにより内部が書込み動作をしてしまい、読出
しデータやセルデータの破壊をおこすということも解消
される。
以上、本実施例について説明したが、実施例における遅
延回路は奇数個のインバータ素子を用いても実現するこ
とができる。その場合のインバータ素子の入出力電圧特
性は、例えばインバータ１および３を低い入力電圧で応
答するようにし、且つ中間のインバータ２を高い入力電
圧で応答するようにすればよい。
延回路は奇数個のインバータ素子を用いても実現するこ
とができる。その場合のインバータ素子の入出力電圧特
性は、例えばインバータ１および３を低い入力電圧で応
答するようにし、且つ中間のインバータ２を高い入力電
圧で応答するようにすればよい。
その場合、ＷＥの変化を受けてＷが変化するとき、Ｗは
低から高のレベルへは変化しに＜＜、高から低へのレベ
ルへは変化しやすくなっている。
低から高のレベルへは変化しに＜＜、高から低へのレベ
ルへは変化しやすくなっている。
すなわち、ＷＥに下向きのノイズが入った場合、Ｗには
上向きのノイズは発生しない。このため、読出し動作途
中のＷＥの下向きノイズを受けて内部が書込み動作をす
ることはなく、前述の実施例と同様の作用を果すことが
できる。尚、かかるインバータを用いたメモリ回路は回
路構成素子数を少なくすることができ、マスク上の面積
を小さくすることができる。
上向きのノイズは発生しない。このため、読出し動作途
中のＷＥの下向きノイズを受けて内部が書込み動作をす
ることはなく、前述の実施例と同様の作用を果すことが
できる。尚、かかるインバータを用いたメモリ回路は回
路構成素子数を少なくすることができ、マスク上の面積
を小さくすることができる。
以上説明したように、本発明のメモリ回路は、内部書込
み制御信号の作成を、チップ書込み信号およびこのチッ
プ書込み信号を入力とする遅延素子の出力との論理をと
った信号により生成することにより、メモリ回路からの
読み出し動作時におけるチップ書込み信号の下向きノイ
ズに対するチップ内部の誤動作を防止することができる
とともに、読出しデータやセルデータの破壊をも防ぐこ
とができるという効果がある。
み制御信号の作成を、チップ書込み信号およびこのチッ
プ書込み信号を入力とする遅延素子の出力との論理をと
った信号により生成することにより、メモリ回路からの
読み出し動作時におけるチップ書込み信号の下向きノイ
ズに対するチップ内部の誤動作を防止することができる
とともに、読出しデータやセルデータの破壊をも防ぐこ
とができるという効果がある。
すなわち、読出し動作時に読出し動作レベルに保たれて
いるチップ書込み制御信号がチップ内部の電源の揺れの
影響により、ある期間書込み動作レベルとなることがあ
っても、どのメモリセルにも書込みを行わないことがで
きる。
いるチップ書込み制御信号がチップ内部の電源の揺れの
影響により、ある期間書込み動作レベルとなることがあ
っても、どのメモリセルにも書込みを行わないことがで
きる。
第１図は本発明の一実施例を説明するためのメモリ回路
図、第２図（ａ）、（ｂ）はそれぞれチップ書込み制御
信号幅が大および小のときの第１図に示す回路各部の動
作を説明するための波形図、第３図は従来の一例を説明
するためのメモリ回路図、第４図（ａ）、＜ｂ）はそれ
ぞれチップ書込み制御信号幅が大および小のときの第３
図に示す回路各部の動作を説明するための波形図である
。 １・・・遅延回路、２・・・遅延素子、３・・・ノア素
子、５・・・メモリセル。 、、／′４２− 代理人 弁理士 内 原 晋・ ゛ ＷＢ −）ＩＺ 牛 図 （α） ＷＢ Ｈ乙 ＷＢ Ｉ−ＩＺ ＷＢ Ｈ乙 ＷＢ ｌ 第
図、第２図（ａ）、（ｂ）はそれぞれチップ書込み制御
信号幅が大および小のときの第１図に示す回路各部の動
作を説明するための波形図、第３図は従来の一例を説明
するためのメモリ回路図、第４図（ａ）、＜ｂ）はそれ
ぞれチップ書込み制御信号幅が大および小のときの第３
図に示す回路各部の動作を説明するための波形図である
。 １・・・遅延回路、２・・・遅延素子、３・・・ノア素
子、５・・・メモリセル。 、、／′４２− 代理人 弁理士 内 原 晋・ ゛ ＷＢ −）ＩＺ 牛 図 （α） ＷＢ Ｈ乙 ＷＢ Ｉ−ＩＺ ＷＢ Ｈ乙 ＷＢ ｌ 第
Claims (1)
- チップ書込み信号およびこのチップ書込み信号を入力と
する遅延素子の出力との論理をとった信号により内部書
込み制御信号を生成することにより、読出し動作時に読
出し動作レベルに保たれているチップ書込み制御信号が
チップ内部の電源の揺れの影響により、ある期間書込み
動作レベルとなっても、どのメモリセルにも書込みを行
わないことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242721A JPH0291892A (ja) | 1988-09-27 | 1988-09-27 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242721A JPH0291892A (ja) | 1988-09-27 | 1988-09-27 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0291892A true JPH0291892A (ja) | 1990-03-30 |
Family
ID=17093258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242721A Pending JPH0291892A (ja) | 1988-09-27 | 1988-09-27 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0291892A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528536A (en) * | 1978-08-17 | 1980-02-29 | Nec Corp | Memory circuit |
-
1988
- 1988-09-27 JP JP63242721A patent/JPH0291892A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528536A (en) * | 1978-08-17 | 1980-02-29 | Nec Corp | Memory circuit |
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